[AntonB 0]

Посоветуйте хорошую и современную литературу по VHDL. Желательно по стандарту 2008го года

[nice_vladi 3]

11 minutes ago, AntonB said:

Посоветуйте хорошую и современную литературу по VHDL. Желательно по стандарту 2008го года

https://google.gik-team.com/?q=vhdl+2008+standard

xD

[AntonB 0]

7 минут назад, nice_vladi сказал:

https://google.gik-team.com/?q=vhdl+2008+standard

xD

Да лучше что то поинтереснее стандарта посмотреть)

Изменено 8 декабря, 2020 пользователем AntonB

[Nick_K 0]

18 minutes ago, AntonB said:

Да лучше что то поинтереснее стандарта посмотреть)

Если Вы уже владеете VHDL или любым другим языком проектирования, то лучшим решением будет именно стандарт. Неинтересно, за то практично и правильно "из коробки" (и без ошибок).

Если же совсем тёмный лес, тогда вот список, вроде выглядит неплохо https://www.findcareerinfo.com/best-vhdl-books/

От себя добавлю - Понг Чу вроде неплохой автор. Но я привык больше смотреть в первоисточники, а не перепечатки в надцатой инстанции.

[Kopa 0]

Набираете нужный поисковый запрос на этом ресурсе книг, как наиболее простой путь :)

(но за раз скачивание 5-ти книг в сутки/10 для залогинившихся  или до смены динамического IP  у оператора при соединении с ним или через какие то прокси/VPN сервисы)

 

P.S. Есть и рускоязычная литература, но новые книги мало переводят.

Изменено 8 декабря, 2020 пользователем Kopa

[hitch 0]

Ashenden P.J., Lewis J. - VHDL-2008. Just the New Stuff. 2008

[pavlovconst 5]

Стандарт 2008 года уже какбэ намекаэ....

.. что он давно устарел 

[Flip-fl0p 4]

27 минут назад, pavlovconst сказал:

Стандарт 2008 года уже какбэ намекаэ....

.. что он давно устарел 

А в Vivado 2020.2 добавили новую фичу для симуляции VHDL2008. Изучать более новые версии смысла мало, поскольку неизвестно когда вендоры смогут поддержать новый стандарт. Упыри блин...

[pavlovconst 5]

8 minutes ago, Flip-fl0p said:

Упыри блин...

Точно сказано! Поддерживаю, коллега! 

Не надо изучать VHDL!

[andrew_b 17]

10 часов назад, pavlovconst сказал:

Не надо изучать VHDL!

А тут вариантов нет. Не корявый же Verilog изучать?

На самом деле VHDL'2008 не страдает какими-то непреодолимыми преимуществами по сравнению с '93. Я не использую '2008 именно по причине его неадекватной поддержки разными вендорами.

[SII 0]

3 hours ago, andrew_b said:

А тут вариантов нет. Не корявый же Verilog изучать?

На самом деле VHDL'2008 не страдает какими-то непреодолимыми преимуществами по сравнению с '93. Я не использую '2008 именно по причине его неадекватной поддержки разными вендорами.

Ну, 2008 всё ж поприятней в ряде аспектов. Что ж до Верилога, то чистый преимуществ над VHDL не имеет никаких (кроме относительной краткости записи "программы" -- но ценой пониженной читабельности, как и в случае сопоставления Си и Ады, от которых они произошли), а вот SystemVerilog имеет кучу всяких разных плюшек и для синтеза, и для симуляции. Правда, не всё поддерживается, и часто поддерживается криво. Например, читал в доке, что у Квартуса неполноценная поддержка интерфейсов (а это, пожалуй, самая полезная плюшка для синтеза); а в Вивадо сам натыкался на неправильную работу транслятора, если в массивах нумеровать сигналы не сверху вниз, как обычно (31:0), а наоборот (сию багоглюку обещали исправить в 2021.1). Но в общем и целом я думаю, что сейчас перспективнее именно SV, а не VHDL.

[Nick_K 0]

6 hours ago, andrew_b said:

А тут вариантов нет. Не корявый же Verilog изучать?

А чем он такой корявый то? Я до этого 5 лет проектировал на VHDL. Сейчас уже подходит к концу 5тый год на SV - впечатления отличнейшие, плюс краткость записи и макросы (за них я бы почку отдал в VHDL).

[andrew_b 17]

28 минут назад, Nick_K сказал:

А чем он такой корявый то?

Позволяет выстрелить себе в ногу из гранатомёта.

 

Бесит бесконечно бегинедить. Всякие endmodule, endfuncion, endcase есть, а endif почему-то нет. И почему-то просто end было недостаточно, а обязательно надо endmodule и endcase.

 

Не могу придумать ни одного объяснения разделения сигналов на reg и wire. Вот в VHDL есть просто сигнал. Неважно, кто его формирует: триггер или комбинационная логика. Неважно, как он формируется: в процессе или вне. Я просто ввожу сигнал и ни о чём не думаю -- сигнал и есть сигнал. Но в Верилоге сигналы зачем-то разделили на reg и wire. Если вы формируете сигнал в блоке always, то это должен быть reg, причём не важно, описываете ли вы в always триггер или комбинационную логику. А если вы хотите описать комбинационную логику вне блока always, то вы должны определить сигнал как wire. Но, внезапно, этого недостаточно. Ещё нужно волшебное слово assign и непременно блокирующее присваивание.

 

Позволяет соединять шины разных разрядностей. Я тут намедни пожал плоды своего же рефакторинга. Немного неправильно задекларировал сигнал, в результате часть шины обросилась (всего лишь варнинг), и часть проекта отвалилась. В VHDL в принципе такого бы не случилось.

 

Можно ещё что-то вспомнить, но это вот на поверхности. У меня, как у человека, испорченного красивым и логичным синтаксисом VHDL, иметь со всем этим дело нет никакого желания. Но, к сожалению, приходится.

 

В VHDL мало что вшито в язык. Мощь языку придают сторонние бибилиотеки. Благодаря им мы имеем знаковую математику, беззнаковую математику и даже математику с плавающей точкой. И это всё во внешних модулях, которые написаны только с использованием синтезируемого подмножества. А Верилоге всё прибито гвоздями в самом языке.

 

В целом у меня Верилог оставляет ощущения языка, придуманного под воздействием определённых веществ. И SV тут не спасает. Я вижу это так: синтасис Верилога уродлив, давайте изуродуем его ещё больше (хуже уже не будет) и родим СистемВерилог.

 

Предлагается на этом холивар затушить, не разжигая.

 

 

[RobFPGA 35]

Приветствую!

2 hours ago, SII said:

 ... Но в общем и целом я думаю, что сейчас перспективнее именно SV, а не VHDL.

Перспективнее все же  учить  оба языка.  Поскольку mixed language встречается  в FPGA  разработке очень часто.   

8 minutes ago, andrew_b said:

Позволяет выстрелить себе в ногу из гранатомёта.

...

Бесит бесконечно бегинедить. Всякие endmodule, endfuncion, endcase есть, а endif почему-то нет. И почему-то просто end было недостаточно, а обязательно надо endmodule и endcase.

...

В целом у меня Верилог оставляет ощущения языка, придуманного под воздействием определённых веществ. И SV тут не спасает. Я вижу это так: синтасис Верилога уродлив, давайте изуродуем его ещё больше (хуже уже не будет) и родим СистемВерилог.

На вкус и цвет как говорится сложно найти  товарищей   Меня тоже бесили некоторые вещи в VHDL пока не успокоился и не стал воспринимать это как должное. 

Но возникает вопрос - если уж VHDL такой хороший и "пушистый" то почему V/SV так  массово  разошелся?  Значит все-же  чего-то в VHDL не хватало  (а чего-то было уж чересчур  ) 

 

Удачи! Rob.

[Flip-fl0p 4]

14 минут назад, RobFPGA сказал:

Приветствую!

Перспективнее все же  учить  оба языка.  Поскольку mixed language встречается  в FPGA  разработке очень часто.   

На вкус и цвет как говорится сложно найти  товарищей   Меня тоже бесили некоторые вещи в VHDL пока не успокоился и не стал воспринимать это как должное. 

Но возникает вопрос - если уж VHDL такой хороший и "пушистый" то почему V/SV так  массово  разошелся?  Значит все-же  чего-то в VHDL не хватало  (а чего-то было уж чересчур  ) 

 

Удачи! Rob.

Потому-что проще написать на нем. Не надо думать над преобразованием типов, над выравниванием разрядностей. В верилоге проще написать модуль так, чтобы он синтезироваться. Но то, что он может синтезироваться неправильно - это уже десятое. Главное - смотрите как быстро !  Не то, что эти VHDLщики преобразуют по пол часа integer в битовые вектора. )))