[COMA 1]

Пытаюсь создать в Менеджере библиотек Panel Tempate - "2 Layer Template" для FablinkXE на базе "4 Layer Template". Создаю копию, переименовываю. Пытаюсь изменить количество слоев на 2. Опция Number pf physical layers не активна. Как быть?

[fill 2]

Пытаюсь создать в Менеджере библиотек Panel Tempate - "2 Layer Template" для FablinkXE на базе "4 Layer Template". Создаю копию, переименовываю. Пытаюсь изменить количество слоев на 2. Опция Number pf physical layers не активна. Как быть?

 

For simple panel designs it is not necessary to have a template for each set of layer numbers because no matter how many layers a panel template has, the layer stackup is dynamically changed to match the stackup of the first PCB design that is imported into the panel.

If you do require a panel with a specific number of layers, the easiest way to do it is to create a new panel design, import a PCB with the correct layer count into that panel. Delete the PCB and then save that panel. It can then be used as the basis for a new panel template.

[COMA 1]

Спасибо.

[SM 0]

Подскажите пожалуйста, есть ли в Exp средство для оценки индуктивности сегмента дорожки? (оценить индуктивность низкоомного медного резистора, разведенного различными "змейками")

[EvilWrecker 0]

Помогите пожалуйста понять, как решить следующие 2 проблемы:

 

1) при трассировке дифпары (стек задан) в CES имеется предупреждение о значительном расхождениее величины актуапльного волнового сопротивления от заданного. Исходя из вида трассы, не удается понять причину вывода таких значений- см. скриншот.

 

2)Никак не могу разобраться с teardrops - при куче перебранных комбинаций чисел, возникает одна и та же ошибка:

 

Error: Secondary distance must be less than Preferred distance. Please reenter it.

Error: The T-Junction and Neckdown ratios must be > 0.0 and <= 10.0. Please reenter

 

уже просто тупо перебираю числа- а ничего не меняется см скриншот

[fill 2]

Подскажите пожалуйста, есть ли в Exp средство для оценки индуктивности сегмента дорожки? (оценить индуктивность низкоомного медного резистора, разведенного различными "змейками")

 

Есть же спец. средство генерации\оптимизации встроенных пассивных компонентов - Setup>Embeded>Planer(Optimiser).

Попробуйте ввести ( Setup>Materia/Process_Editor) в качестве нового материала параметры металла данного слоя и посмотрите разные результаты в планировщике\оптимизаторе.

 

Помогите пожалуйста понять, как решить следующие 2 проблемы:

 

1) при трассировке дифпары (стек задан) в CES имеется предупреждение о значительном расхождениее величины актуапльного волнового сопротивления от заданного. Исходя из вида трассы, не удается понять причину вывода таких значений- см. скриншот.

 

2)Никак не могу разобраться с teardrops - при куче перебранных комбинаций чисел, возникает одна и та же ошибка:

 

Error: Secondary distance must be less than Preferred distance. Please reenter it.

Error: The T-Junction and Neckdown ratios must be > 0.0 and <= 10.0. Please reenter

 

уже просто тупо перебираю числа- а ничего не меняется см скриншот

 

1. Она же показывает минимальное и максимальное значение - соотвественно в местах подключения к КП у вас такой большой имепеданс и получается.

2. Давайте тестовый проект. Т.к. у меня с вашими значениями не ругается.

[EvilWrecker 0]

Спасибо за пояснения- насчет teardrops кажется разобрался: на тех участках где пробовал их ставить возникает нарушение правил- они как бы перекрывают по логике друг друга, в тоже время на других трассах с другими правилами все работает. Попробовал подобрать определенные значения для размеров- сработало, т.е дело видимо в правилах было.

[a-re-ja 0]

Добрый день!

Подскажите как можно учесть время прохождения / длину сигнала через переходное отверстие в CES, необходимо для разводки DDR3. Нашел в настройках возможность задать это значение через все переходное отверстие - setup/setup parameters/via definitions

Но вот если проводник из первого слоя переходит в третий CES все равно учитывает как будто он через все переходное прошел.

[EvilWrecker 0]

У меня совершенно нубские вопросы:

 

1) Имеются два компонента на разных слоях- но расположенных друг на другом. Как не выделяй- все время выбирается компонент на верхнем слое. Как правильно выделит ьс первого раза компонент на нижнем?

 

2) Есть скажем группу резисторов установленных на плате, но не разведенных. Можно ли осуществить следующее- и если да, то как:

 

-в схемном редакторе меняю например типоразмер с 0402 на 0805

- в псб редакторе положение сохранется с учетом зазоров/правил, но футпринт меняется

 

 

[SM 0]

2) Есть скажем группу резисторов установленных на плате, но не разведенных. Можно ли осуществить следующее- и если да, то как:

 

-в схемном редакторе меняю например типоразмер с 0402 на 0805

- в псб редакторе положение сохранется с учетом зазоров/правил, но футпринт меняется

 

Оно примерно так и работает само по себе. Меняете атрибуты компонента в схеме - part number, part name, cell name, PKG_TYPE (два последних можно просто убить). Потом, после forward annotation получаете обновление платы, где новые целлы оказываются по старым координатам, причем даже если уже и разведенные были.

[dima315 0]

При трансляции библиотеки из DC в DxD выдает ошибку " Unable to reserve partition 'CAN'. It is already reserved by 'Имя_Пользователя@Имя_Компютера:Part Editor::Library Manager' " Имя_ Компьютера - соответствует имени другого компьютера домена

Как решить данную проблему?

Изменено 16 января, 2013 пользователем LeDima

[telix 0]

Такая же проблема была, вот не помню как решилось, но что то очень простое. То ли read-only флаг убрал со всех файлов в библиотеке, то ли файлик она там создает текстовый со словом lock в названии. Его надо убрать. Попробуйте всю библиотеку скопировать в другую папку и поиздевайтесь на ней.

[EvilWrecker 0]

Оно примерно так и работает само по себе. Меняете атрибуты компонента в схеме - part number, part name, cell name, PKG_TYPE (два последних можно просто убить). Потом, после forward annotation получаете обновление платы, где новые целлы оказываются по старым координатам, причем даже если уже и разведенные были.

 

Спасибо , разобрался :beer:

[fill 2]

У меня совершенно нубские вопросы:

 

1) Имеются два компонента на разных слоях- но расположенных друг на другом. Как не выделяй- все время выбирается компонент на верхнем слое. Как правильно выделит ьс первого раза компонент на нижнем?

 

В диалоге Place_Part_&_Cell установите активным только тот слой на котором размещен данный компонент (Bottom), тоже самое через галочку в Display_Control (Placement layers).

 

 

 

При трансляции библиотеки из DC в DxD выдает ошибку " Unable to reserve partition 'CAN'. It is already reserved by 'Имя_Пользователя@Имя_Компютера:Part Editor::Library Manager' " Имя_ Компьютера - соответствует имени другого компьютера домена

Как решить данную проблему?

 

LM меню Setup>Unreserve_Partitions

Если не поможет, то удалить файл Sysindex.cbf и далее пересобрать ЦБ открытием в LM

[Proton5 0]

Помогите решить проблему.

Имеется проект состоящий из 2 плат. После разных корректировок и исправлений первая плата открывается нормально, проходит и прямая и обратная аннотация. А вторая нет. Идет попытка восстановления из бэкапа и выдается ошибка:

Error: Unable to find padstack '0,2/0,4' for via range 1 to 10.

Error: Unable to load design (G:\Work\Mentor\MZP_14\MZP_14_160113\Board2_PCB\Work\Layout_Temp\LayoutDB.lyt). Padstack missing from Padstack partition. No padstack called "0,2/0,4" defined for via layer range 1 - 10

 

Библиотека одна и такой падстек в ней есть. Непонятно еще то, что данная плата имеет 4 слоя, зачем ей падстек на 10 слоев ?