Jump to content
    

Search the Community

Showing results for tags 'uvm'.

  • Search By Tags

    Type tags separated by commas.
  • Search By Author

Content Type


Forums

  • Сайт и форум
    • Новости и обсуждения сайта и форума
    • Другие известные форумы и сайты по электронике
    • В помощь начинающему
    • International Forum
    • Образование в области электроники
    • Обучающие видео-материалы и обмен опытом
  • Cистемный уровень проектирования
    • Вопросы системного уровня проектирования
    • Математика и Физика
    • Операционные системы
    • Документация
    • Системы CAD/CAM/CAE/PLM
    • Разработка цифровых, аналоговых, аналого-цифровых ИС
    • Электробезопасность и ЭМС
    • Управление проектами
    • Neural networks and machine learning (NN/ML)
  • Программируемая логика ПЛИС (FPGA,CPLD, PLD)
    • Среды разработки - обсуждаем САПРы
    • Работаем с ПЛИС, области применения, выбор
    • Языки проектирования на ПЛИС (FPGA)
    • Системы на ПЛИС - System on a Programmable Chip (SoPC)
    • Methods and tools for FPGA/ASIC verification
  • Цифровая обработка сигналов - ЦОС (DSP)
    • Сигнальные процессоры и их программирование - DSP
    • Алгоритмы ЦОС (DSP)
  • Микроконтроллеры (MCU)
    • Cредства разработки для МК
    • ARM
    • RISC-V
    • AVR
    • MSP430
    • Все остальные микроконтроллеры
    • Отладочные платы
  • Печатные платы (PCB)
    • Разрабатываем ПП в САПР - PCB development
    • Работаем с трассировкой
    • Изготовление ПП - PCB manufacturing
  • Сборка РЭУ
    • Пайка и монтаж
    • Корпуса
    • Вопросы надежности и испытаний
  • Аналоговая и цифровая техника, прикладная электроника
    • Вопросы аналоговой техники
    • Цифровые схемы, высокоскоростные ЦС
    • RF & Microwave Design
    • Метрология, датчики, измерительная техника
    • АВТО электроника
    • Умный дом
    • 3D печать
    • Робототехника
    • Repair and debug
  • Силовая электроника - Power Electronics
    • Силовая Преобразовательная Техника
    • Обратная Связь, Стабилизация, Регулирование, Компенсация
    • Первичные и Вторичные Химические Источники Питания
    • Высоковольтные Устройства - High-Voltage
    • Электрические машины, Электропривод и Управление
    • Индукционный Нагрев - Induction Heating
    • Системы Охлаждения, Тепловой Расчет – Cooling Systems
    • Моделирование и Анализ Силовых Устройств – Power Supply Simulation
    • Компоненты Силовой Электроники - Parts for Power Supply Design
  • Интерфейсы
    • Форумы по интерфейсам
  • Поставщики компонентов для электроники
    • Поставщики всего остального
    • Компоненты
  • Майнеры криптовалют и их разработка, BitCoin, LightCoin, Dash, Zcash, Эфир
    • Обсуждение Майнеров, их поставки и производства
  • Дополнительные разделы - Additional sections
    • Встречи и поздравления
    • Ищу работу
    • Предлагаю работу
    • Куплю
    • Продам
    • Объявления пользователей
    • Общение заказчиков и потребителей электронных разработок

Find results in...

Find results that contain...


Date Created

  • Start

    End


Last Updated

  • Start

    End


Filter by number of...

Joined

  • Start

    End


Group


AIM


MSN


Сайт


ICQ


Yahoo


Jabber


Skype


Город


Код проверки


skype


Facebook


Vkontakte


LinkedIn


Twitter


G+


Одноклассники

Found 0 results

  1. Здравствуйте, коллги Можете подсказать открытое ПО или библиотеки для генерации регистровых UVM моделей по excel или IP-XACT файлам? Так же было бы не плохо генерировать IP-XACT с помощью GUI или какой-нибудь Python либы с простым API.
  2. Здравствуйте, коллеги Вопрос по адаптеру (adapter) UVM RAL для AXI4. В uvm_cookbook сказано: "when using explicit prediction, the status value returned to the predictor is ignored. This means that if an errored (UVM_NOT_OK) status is being returned from a register access, the register access will need to be filtered out before sending information to the Predictor if that errored transfer is not meant to update the mirrored value of a register.". Получается, что вне зависимости от статуса транзакции (канал BRESP), модель регистров будет обновлена, что не совсем правильно. Тут https://blog.verificationgentleman.com/2014/04/13/custom-field-access-policies-in-uvm-ral.html человек советует переписать predictor. Стоит ли этим заниматься или есть более простое решение?
  3. Здравствуйте, коллеги Попал ко мне на стол VIP от Cadence под названием CDN_AXI. Подключил его классически: интерфейс+конфиг+агент+sequence. Но сигнал WVALID ведёт себя неадекватно, т.е. переводится в единицу и так в ней и висит до конца симуляции... VIP настроен на полный AXI4. У всех транзакций burst законстрейнен до длины 1. Бывало ли такое у кого и как лечится?
  4. Здравствуйте, коллеги В данный момент генерацию клоков осуществляю с помощью модуля с подобным объявлением: clk_gen #( .CLK_F_MHZ(<частота в МГц>), .RST_DUR_NS(<длительность ресета в нс>) ) i_clk_gen( .clk_o(), .rst_n_o() ); Нахожу данный подход гибким и легко переиспользуемым в других проектах. Слышал, что для UVM применяют неких специализированных агентов. Использовал ли их кто-нибудь? Т.е. что это за зверь?
  5. Здравствуйте, коллеги В данный момент руководствуюсь советом из "Universal Verification Methodology UVM Cookbook" от Siemens. А именно: Нахожу данную структуру удобной. Единственно добавляю папку scripts для сборки и пр. А как Вы организуете свой тестбенч?
  6. Всем здравствуйте, Разбираюсь с UVM. В какой-то момент перешел к "боевому" проекту. Задача следующая: Нужно передать в GMII порт(-ы) набор Ethernet пакетов. В каждом пакете существуют поля mac destination и mac source. Поле mac source допускается задавать статично на этапе сборки, с этим проблем нет. Я хочу динамически менять поле mac destination. На текущем этапе в классе uvm_sequence_item я состряпал функцию set_dmac (bit [47:0] mac). Не уверен, что это правильный способ. Да и не слишком удобно - приходится вызывать эту функцию в uvm_sequence, куда, в свою очередь, опять нужно динамически передавать нужный MAC адрес. Собственно, вопрос: как, с точки зрения UVM, правильно изменять значения в uvm_sequence во время runtime? ЗЫ. Открыл для себя `uvm_do_with, поэтому часть вопроса снимается) ЗЗЫ. Пока писал, немного посветлело в голове. Пришел к выводу, что под каждый порт должны создаваться несколько sequence со статичными MAC source. И уже в них передавать MAC destination. Выглядит логично, хотя и очень громоздко
  7. Всем привет. Мы проводим стримы по FPGA/ПЛИС тематике на твиче по адресу twitch.tv/fpgasystems Обычно, это среда и суббота в 20:00. Записи прошедших стримов лежат на youtube: youtube.com/c/fpgasystems Ждём Вас на стриме. Анонсы предстоящих эфиров в группе в телеграм @fpgasystems (https://t.me/fpgasystems) и VK и FB
  8. Разбираю примеры по технологии UVM по каналу The UVM Primer Youtube и закономерно возник вопрос по поводу применения смешанного HDL. (ModelSim-Altera этого не умеет!) Правильно ли я понял, что на такое способен QuestaSim?... Спасибо за инфу... Рад буду обширной информации! Как прикрепить эту перспективную библиотеку ООП ?
×
×
  • Create New...