litv

была тема с примерами в 2008 году http://electronix.ru/forum/index.php?showtopic=47349 или пример xilinx verilog xapp209 : http://www.xilinx.com/support/documentatio...tes/xapp209.pdf исходники : http://ftp.cse.sc.edu/jdavis/csce613/Xilin...ode/xapp209.zip

В моей ссылке про 550 МГц АЦП в SOC . А в Вашей про 1 МГц.

https://www.semiwiki.com/forum/content/3361...logue-fpga.html

См http://www.xilinx.com/support/documentatio...tes/xapp339.pdf и приложенный файл с vhdl. Для реального декодирования нужно клок иметь раз в 7-8 выше чем данные. manch_vhd.zip

http://en.wikipedia.org/wiki/Analytic_sign...ency_components

коэффициент а2 = - 2 ??? Да и как в матлабе все работает . Сильно сказано. При каких условиях и какое время моделирования? Подайте максимальный сигнал на полсекунды.

1)БИХ фильтров проектирование с фиксированной точкой - это сложное дело. Обычно при неправильном выборе разрядности умножителей и сумматоров они переполняются. Что у Вас и видно. Разрядность умножителей и сумматоров должна быть в два - три раза шире чем разрядность входных данных. 2)В Матлабе все точно совпадает с чипсокопом всегда. Раздражает фраза что чипскоп показывает не то что матлаб. Это уже говорит о юниорском подходе к тестированию в матлабе. БИХ фильтры легко переполняются при длинных по времени например импульсах. (А в матлабе такое тестирование проводилось???) 3)Коэффициенты бих фильтра должны быть внутри 1 окружности для устойчивости(Вы знакомы с этой фразой?). Если нет - тоже плохо. Обычно при некотором снижении частоты после фильтрации КИХ выгоднее по ресурсам. И нет никаких трахов с устойчивостью и нестандартной разрядностью. Зачем вообще Вам БИХ - Вы сами знаете?

Все легко все нашел на сайте xilinx. :disco: http://www.xilinx.com/products/intellectua...rty/SATA_H1.htm http://www.xilinx.com/products/intellectua...IPR-SA200CF.htm Осталось узнать цену и купить. Если пробовать то есть http://opencores.org/project,sata_controller_core

Знают все кто читает руководство. http://www.dacya.ucm.es/mendias/DAS/docs/C...pe_Pro_10_1.pdf страница 134.

Что мы посоветуем.... Число триггеров видно в даташите на ПЛИС. :rolleyes: Наверно бы всетаки считать умножители и блоки памяти для алгоритмов. Zynq (процессор больше "на поиграться") - а между прочим Zync ARM вроде дружит с открытой библиотекой OpenCV для видеообработки. http://www.techonline.com/electrical-engin...Video-Libraries

непонятно в этой истории что российские представители не пишут цен на микросхемы и софт :01: (хотя раньше писали, когда я в них работал ). Часто тлько на efind.ru цены можно найти. Вот www.avnet.com показывает все цены на ПЛИС.

А цены ise system edition чтото не вижу, только vivado.

Вот какой вопрос никто недавно не покупал случайно софт у xilinx в россии? Там на сайте цена Vivado System Edition Node-Locked License Price: $4795 Lead Time: Immediate. А это только за vivado или ISE тоже входит?

Все зависит же не от чипскопа. Выполняются ли временные параметры до и после добавления чипскопа?? Не слишком ли сильно заполнен кристалл? Синхронный ли проект? Какая длина буфера самого чипскопа? Наооборот, у меня было продано несколько проектов с чипскопом прямо. У них оказались лучше выполнены временные параметры - тем и понравились.

Vivado Design Suite - 2013.4 вышел сегодня

MATLAB самое то для gui, программирования и анимации(вплоть до 3d). Куча demos help examples в самом матлабе. Можно потом сделать exe. google example gui animation matlab

Точно, представляем как cумму двух сдвинутых чисел (мы например сдвигами получаем 1/8 и 1/64). 1/7-(1/8+1/64)=0.00223 это ошибка этого решения. Точнее 1/7-(1/8+1/64+1/512)=0.000279. И так далее.

просто 1 попробуйте хотя бы на TRST.

видимо Вы не включили jtag в fifo. Это нужно управлять сигналом TRST. TRST is an asynchronous reset pin for the JTAG controller. The JTAG TAP controller does not automatically INPUT reset upon power-up, thus it must be reset by either this signal or by setting TMS= HIGH for five TCK cycles. If the TAP controller is not properly reset then the FIFO outputs will always be in high-impedance. If the JTAG function is used but the user does not want to use TRST, then TRST can be tied with MRS to ensure proper FIFO operation. If the JTAG function is not used then this signal needs to be tied to GND.

пользователь должен быть английскими буквами.

Пардон - нельзя ли указать где на фтп лежит кейген к вивадо 2013.3 ? Например в закрытом форуме новости фтп.

после DCM надо включать не ibufg (он только для входа.) а bufg.

http://www.mathworks.com/products/xpctarge...scription3.html

Надо овладеть синхронным проектированием и заданием грамотных констрейнс . При таких же вопросах проблема была не в ПЛИС вообще - прочтите http://electronix.ru/forum/index.php?showt...=109546&hl= . ПЛИС можно не тестировать.

см http://electronix.ru/forum/index.php?showtopic=115612