BSACPLD

Они все входят в группу предприятий ПЬЕЗО. http://www.oaopiezo.com/about_rus.html Т.е. конторы разные, но завод один. Вот, кстати, SMD и могут работать до 125МГц: http://www.oaopiezo.com/pdf/gk1001-p.pdf И точно такой же у Пьезотрона :): http://www.piezotron.ru/gk1001p.shtml Их продукцию мы тоже использовали - претензий пока нет. Единственный минус - срок поставки почти месяц. Правда мы заказывали у них не генераторы, а резонаторы.

Коллеги, у меня вот вопрос. Почему многие наши разработчики стараются применять в своих разработках ГК-108 у которых, насколько я понял из разных форумов, всё-таки есть проблемы с качеством тактового сигнала сигнала? http://forum.milandr.ru/viewtopic.php?f=40...BD&start=90 Да и у с поставками ГК-109 вроде не всё понятно: http://forum.milandr.ru/viewtopic.php?f=40...;start=90#p9174 Ведь есть же другие отечественные генераторы у которых, насколько я знаю, таких проблем нет. Вот, например: http://bmgplus.ru/xo.html Мы уже несколько лет применяем продукцию этой фирмы и проблем никаких не возникало. Ни в коем случае не сочтите за рекламу. Просто интересно :)

Хотя бы номер ГОСТа не подскажите? Не совсем понимаю как привязать это к иерархической схеме. Ведь внутри функциональной группы имена сигналов должны совпадать с именами внешних сигналов. А в иерархическом блоке внутренние имена сигналов будут одинаковыми для всех экземпляров иерархического блока. И как быть с иерархическими портами? В ГОСТе на них нет специального обозначения. Один маразматик из-за которого весь этот гемморой. :( С землёй всё понятно. ГОСТ 2.721-74 А в каком ГОСТе написано про обозначение питания? Но ведь это подойдёт только если микросхема гетерогенная, где для каждого вентиля своё УГО. А как быть с гомогенными элементами? Неужели создавать свою копию УГО для каждого вентиля? Не расскажите как оформлять такой документ? Боюсь, что с нашим уровнем маразма, это будет почти нереально... :(

Уважаемые коллеги, поделитесь, пожалуйста, опытом как пожружить DxD и ЕСКД. С УГО всё понятно. Можно нарисовать любое. А вот как быть бредятиной в виде прописывания номеров листов на которые переходит оборванная цепь? И как быть с иерархическими блоками? В ЕСКД нет такого понятия как иерархическая схема. Ну и ещё несколько вопросов: 1. Как правильно обозначать питание? Раньше я всегда обозначал его стрелкой, но сейчас мне утверждают, что это неправильно, и нужно использовать значок эквипотенциальности. 2. Как правильно обозначать аналоговую землю? Раньше я всегда использовал для этого значок эквипотенциальности с надписью AGND. Правильно ли это? 3. Как быть с RefDes для многовентильных микросхем?

Здравствуйте коллеги! После небольших изменений свойств компонентов в ЦБ (PartLabel - описание компонента) появилать необходимость обновить их в одном уже готовом проекте. Можно ли как-то сделать так, чтобы обновилось только одно свойство (PartLabel), а другие при этом не слетели (RefDes, Value)? Можно конечно всё править руками, но может быть есть возможность как-то автоматизировать этот процесс?

Не могли бы Вы подсказать ещё по паре вопросов. 1. При открытии *.cce файла отображается только первый лист, хотя в проекте их 14. Как переключаться между листами? 2. После импорта из DxDesigner размер шрифта стал почти в 1,5 раза больше. Как поменять размер шрифта?

Добавлю свои пять копеек как давить дребезг. Хоть и на SV, а не на VHDL, но я думаю, алгоритм будет понятен. Кнопка сэмплируется с заданным периодом и по её значению происходит изменение счётчика. Как только счётчик досчитает до максимума или минимума, кнопка считается перешедшей в стабильное состояние. Если счётчик находится в промежуточном состоянии, то подавитель дребезга сохраняет своё предыдущее значение. Итого на выходе схемы имеем отфильтрованный от дребезга сигнал и можем делать с ним всё что захотим. :) `timescale 1 ns / 1 ps module but_filter #( parameter FREQ = 30, // MHz parameter BUT_SAMPLE = 1000 // us ) ( input clk, input but_in, output reg but_out ) ; localparam DIV = BUT_SAMPLE * FREQ ; reg [$clog2(DIV)-1:0] divider = 0 ; reg cout = 1'b0 ; reg [3:0] but_cnt = 0 ; wire max ; wire min ; reg [1:0] but_clk = 0 ; initial begin but_out <= 1'b0 ; end always_ff @(posedge clk) begin if (cout) {cout, divider} <= DIV - 2'd2 ; else {cout, divider} <= divider - 1'b1 ; end always_ff @(posedge clk) begin but_clk <= (but_clk << 1) | but_in ; if (cout) begin casex ({min, max, but_clk[1]}) 3'bx00: but_cnt <= but_cnt + 1'b1 ; 3'b0x1: but_cnt <= but_cnt - 1'b1 ; endcase casex ({min, max}) 2'b01: but_out <= 1'b1 ; 2'b10: but_out <= 1'b0 ; endcase end end assign max = &but_cnt ; assign min = ~|but_cnt ; endmodule

В общем удалось мне запустить jpeg декодер о котором я упоминал в начале темы, но возник ряд вопросов. 1. При сжатии изображение делится на квадраты 8x8, а декодер выдаёт квадратами 16x16 (сигналы OutPixelX и OutPixelY). Как такое может быть? И на каком этапе декодирования определяется размер квадрата? Перед IDCT? 2. Оттенок изображения немного немного отличает от изображения сконвертированного с помощью Photoshop (см. папку testbench). С чем это может быть связано? С целочисленной арифметикой или с тем, что декодер использует квадраты 16x16? test_jpeg.rar

Какую конкретно версию нужно ставить? На нашем ftp нашёл только 4.4 PRO и 4.5 PCB.

Попробовал через eDxD Schematic. При загрузке в CAMCAD вылезает ошибка (см. скриншот). CAMCAD 4.4.024

Всем привет! Раньше делал как в данном видео: http://www.megratec.ru/data/ftp/exp_movie/...-CAMCAD-DXF.avi а теперь вдруг обнаружил, что в 7.9.4 в меню Export нет пункта CCZ Schematic. Как теперь конвертировать в DXF? Пробовал через HPGL и EDIF, но в первом случае слетают шрифты, а во втором Value у резисторов.

Спасибо. Посмотрел для разных режимов. Никакой закономерности пока не прослеживается. Видимо придётся делать таблично.

Уважаемые коллеги, подскажите, пожалуйста, из каких соображений нужно выбирать длительность hSync и vSync для HDMI в зависимости от разрешения. Допустим для 640x480 должны быть значения hSync = 96 пикселей, vSync = 2 строки (взято из примера с fpga4fun) hSync <= (CounterX >= 10'd656) & (CounterX < 10'd752); vSync <= (CounterY >= 10'd490) & (CounterY < 10'd492); Как мне пересчитать эти значения для 800x600, 1280x800, и т.д? Просто пропорционально или существуют какие-либо стандарты в которых указаны нужные значения?

Ну я же написал про особые требования. :) 10 RS-485 4 Ethernet Решение ещё кучи задач, которые Atom просто не потянет.

Нельзя. Габариты. Требования по температуре. И ещё ряд требований...

Не совсем так. Я делаю клиент. И софт и хард. А сервер как раз готовый и поменять в нём я мало что могу.

Помимо Spartan 6 в JTAG цепочке ещё что-нибудь есть? Программатор оригинальный или клон? У нас были похожие проблемы с клонами программаторов, если в JTAG цепочке было несколько микросхем. Решилось использованием оригинального Xilinx Platform Cable USB II.

Готовые чипы не подходят по температуре. К тому же плата уже готова и нет времени на переделку. А насчёт камеры тут вопрос. У нас не камера, а покупной IP видеосервер. Он уже прошёл испытания по климатике. Вся проблема только в софте. Насчёт скооперироваться могу помочь только в части тестирования корки на моём железе. Я хорошо разбираюсь в программировании и схемотехнике, но мало что понимаю в видеообработке, т.к. это мой первый проект с видео. До этого я занимался только радиолокацией и различными сетевыми вещами (Ethernet, Wi-Fi и т.д.). Так что в части алгоритмов видеообработки я пока мало чем могу помочь. :(

Потому, что тот кривой девайс, который является источником видеопотока, поддерживает только h264 и MJPEG. h264 чисто на HDL это слишком ресурсоёмко. Отдать больше половины ПЛИС под декодер я не могу. :( P.S. Попробовал запустить в QuestaSim декодер, о котором я упоминал в начале темы. Оказалось, что он напрямую может работать с JPEG файлами (сохранил тестовый файл из Paint и прогнал через QuestaSim). Вроде на выходе получается то, что нужно. :) Буду смотреть дальше.

Видел. Смутило то что это Beta версия. К тому же хотелось бы на verilog. Спасибо. Посмотрю. Ну testbench никто не отменял :) Я имел ввиду общий подход. Насколько я понимаю декодер отличается от кодера тем, что преобразования делаются в обратном порядке. В связи с этим ещё один вопрос. Можно ли взять за основу код кодера и попытаться сделать все в обратном порядке?

Ладно, попробую...

Ну я так решил потому, что вроде как для этого должен использоваться RTP протокол. А он по идее заточен как раз для передачи потоков данных. Забыл уточнить. У меня Stratix III. Его корка была исключительно под xilinx или "универсальная"?

Всем привет! Недавно у меня появилась задача реализовать MJPEG на ПЛИС. Поскольку раньше видеообработкой я не занимался, возникло множество вопросов. Так что прошу пнуть меня в нужном направлении. :) 1) Есть ли нормальные проверенные IP Core для MJPEG? Можно даже коммерческие, если их можно "скачать" или если у них адекватная цена (< 5000$). 2) Правильно ли я понимаю, что MJPEG это просто поток JPEG картинок передаваемый по Ethernet? Стало быть, для начала нужно реализовать JPEG декодер. Поиском нашёл тут вот такой декодер: http://electronix.ru/forum/index.php?showt...119&hl=JPEG Кто-нибудь его использовал? 3) Где можно почитать более менее внятное описание, что из себя этот MJPEG представляет? 4) Как правильно отлаживать подобные алгоритмы? Пока решил делать вот таким образом: 1. Bitmap File -> Ethernet -> DDR2 -> HDMI Проверяем, что несжатое видео выводится нормально. 2. JPEG File -> Ethernet -> JPEG Decoder -> DDR2 -> HDMI Проверяем правильность работы декодера. 3. MJPEG -> Ethernet -> JPEG picture -> JPEG Decoder -> DDR2 -> HDMI Проверяем правильность работы MJPEG.

У меня была аналогичная проблема: http://electronix.ru/forum/index.php?showt...&hl=KSZ9021 Ставьте ASFLMPC и проблем не будет. http://bmgplus.ru/images/pdf/asflmpc.pdf

Что интересно, такое поведение наблюдается только под VirtualBox. На живой машине работает стабильно. Насколько я помню, LatencyTimer по умолчанию вроде равен 16. Похоже, правильнее всего будет сделать отдельный пункт в меню для настройки LatencyTimer. Если VirtualBox, то ставить побольше, если живая система, то поменьше :).