topor_topor

Цена значит :) А сколько по вашему должен стоить 1 ASIC чтобы вам было выгодно? Ну и вопросы на засыпку: - сколько в год стоит одна лиценизия на Cadence SoC Encouner например? - сколько стоит заказать розработку у стороннего разработчика? - сколько стоит подготовка производства (набор масок, переделка линии тестового оборудования...) и т.п.?

В квартусе так можно: http://quartushelp.altera.com/current/merg...ext_ver_1.0.htm http://quartushelp.altera.com/current/merg...utput_delay.htm В айсе....хммм... не работал ... но может через PlanAhead? http://www.xilinx.com/support/documentatio...0_patut_tcl.pdf

1) Может есть FPGA c достаточным количеством встроенной памяти? правильно указал ZASADA - есть до 115Mb... гдето в 1000 раз больше чем вам надо :) 2) Наличие отлаженных С алгоритмов не гарантирует наличие работоспособной схемы электрической принципиальной с заданными параметрами в будущем... 3) А кто сказал что FPGA работающий на максимальной частоте должен перегреваться? А кто сказал что в FPGA нельзя контролировать расположение элементов? А кто сказал что расположение элементов это способ уменьшить теплоотдачу? Всё равно смысла в ASIC не вижу...не обосновано....

так а в чём проблема-то? Изучить SDC формат и пользовать его или загрузить в ISE файл в формате SDC? google -> Xilinx ISE load SDC -> http://www.xilinx.com/support/documentatio...x12_3/ug612.pdf -> страница 97 -> "Specifying Timing Constraints in an SDC File (TCL)" ------------------------- Был не прав... похоже Xilinx ISE SDC не поддерживает для синтеза и роутинга... То что безчестный производитель назвал "Specifying Timing Constraints in an SDC File (TCL)" есть просто ограниченная и не соответствующая формату имитация... Единственное что можно, так это использовать внешний симулятор для финального STA с поддержкой SDC

1) Цифра которая работает в FPGA легко переносима в ASIC... ну если RTL не кривой конечно... так что FPGA реализация - это пол работы по ASIC реализации... 2) А чем FPGA плох для ресурсоёмких вычислений? думаю для ваших 0.6ГГц и 100К гейтов можно подобрать подходящую FPGA... таки зачем ASIC - не понятно....

ISE & Quartus 100-пудово понимают SDC формат. Я только так и констрейню проекты ... и всем рекомендую. Всё в хелпе

В SDC формате можно так попробовать: set_output_delay -max Tsetup -clock SCK [get_ports SDO] set_output_delay -min -Thold -clock SCK [get_ports SDO]

Ограничением максимально реализуемой частоты SPI... больше ничем....

Вот с картинкой (базовый клок и какие там задержки на пине относительно него надо) было-бы понятнее.... А-то как-то PCI стандарт не читал....

Улыбнула постановка задачи :) Ну раз система полностью цифровая, то FPGA реализация у Вас уже есть наверное? А если прям FPGA для 50 шт не устраивает и прям ASIC хочется... а зачем? Может ASIC спутали с FPGA ?

А если не компьютер... а остальное из вышеперечисленного? нужна универсальность

Интересная идея. Как я понял - речь идёт о дистанционно управляемом пальце. Это действительно вещ: не только комп включить, огород полить, но и "кирпич-башка" организовать, "курок-спуск", да и чё там греха таить... нерадивых сотрудников дистанционно стимулировать можно... Управлять им через смартфон можно - водиш пальцем по экрану - а палец соответственно шевелится - отсюда универсальность применения Тут скорее проблема в реализации механической части.... "палец" то крепить как-то и куда-то надо.... и розмеры на разные случаии разные понадобится могут...

Про "работа scan-цепочек на частоте процессора" скан цепочки работают на частоте, на которую их дизайнил бекенд дизайнер yes имел ввиду скорее АtSpeed & More than AtSpeed ATPG test. ну про Memory BIST могу только сказать, что память - это аналоговая схема и далеко не у всех она одинакова... так-что врятли тут что-то можно сделать автоматом. мы вот сами написали, под конкретную память, зная её схемотехнику....

ATPG бывают таких видов : Stack-At, IDDQ, At-Speed (то что вы упомянули), Low Voltage Все используют встроенные скан цепочки и другие вещи (OPCG итп). Таким образом только DFT (по сути вставление скан цепочки) во время бекэнда недостаточно для реализации даже самих ATPG. Соответственно генерятся по-разному тем-же EncounterTest. Эти типы тестов способны выявлять разные типы дефектов. А с тем что DFT это не только скан цепочки, а еще дополнительно всякой, завязанной на технологию, фигни (типа BIST) - 100% согласен. Создание качественных тестовых структур - ой какая хитро-навороченная задача.... JTAG - это даже не верхушка айсберга, а так... навершие...

Это жизненный опыт :) trick - как говорят буржуи....

В режиме ATPG, ваша схема должна иметь подключенные выходы на входы. В режиме нормальной функции, входы\выходы идут к падам микросхемы. Мультиплексор соединяющий входы\выходы - это часть дизайна а не обманка для ATPG генератора (У вас кстати TetraMAX or EncounterTest?) module top; output out1, out2; input in1, in2; wire ATPG_test; // ATPG_test=1 - генерация и выполнение ATPG wire w_in1, w_in2; always @ (*) begin if ( ATPG_test) begin w_in1 =out1; w_in2 =out2; end else begin w_in1 = in1; w_in2 = in2; end end digital_top u_dig_top ( .in1(w_in1), .in2(w_in2), .out1(out1), .out2(out2) );

Как вариант, заведите выходы на входы в ATPG режиме и всё продёргается само

Предположу, что под " Scan покрытием" имеются ввиду внутренние сканцепочки цифры. Давайте назовём тесты сгенерённые для этих внутренних цепочек ATPG 1) Тестировать ну очень медленные входы-выходы во время прогона ATPG не очень хорошая мысль. В таком случае скорость ATPG будет определятся скоростью падов микросхемы. 2) Х на портах плохо - тест кавередж ATPG будет низким. Во время ATPG должна быть возможность тулзе самой задавать нужные значения.

счётчик

В Вашем обяснении надо уточнить, что в любом случае появившейся сигнал сбросса таки добежит до всех тригеров и сбросит их все. Даже если он начнёт деактивироваться на первом-же тригере. Асинхронный сброс можно нормально использовать, если правильно делать схему. Более того, подключение FF1/Q на FF2/RN c точки зрения тулзов вполне себе синхронная конструкция.

тулзы для синхронного дизайна (а других-то и нету) могут сделать задержку в линии равную почти целому клок периоду... так-что... всё вероятно и даже очень...

1) "....искусственные схемы когда это сигнал по проводу идет сильно дольше чем переключается триггер (что мне кажется весьма не просто)...." В технологиях <1мкм это типично, ибо там задержки в проводах соизмеримы и даже больше чем в гейтах. Все ПЛИС сейчас - <1мкм. 2) "...никакое из состояний 0000, 0001, 0010, 0011, 0100, 0101, 0110, 0111, 1000, 1001, не может стать состоянием 1010..." Читайте внимательно - Bad0512 \ сообщение Сегодня, 09:52

Читайте мой пост "Nov 15 2013, 12:18" - куда уш явнее

1) Я так понимаю у Вас симуляция с реальными задержками неправильно работает или это сам RTL не работает? 2) А тайминг констрейны у вас как описаны? Напр в SDC формате они есть? 3) А дизайн у Вас 100% синхронный?

В том то и дело что изначальная схема задачу только в уме и может выполнять, а в железе не будет стабильно работать, если вообще будет... и дело в тех самых "нюансах".... и их понимание - это основа цифрового дизайна, а не опыт. Без понимания таких нюансов - "опыт понимания" прийдёт незамедлительно - после включения питания :)