agate

Успехи пучком

Благодарен всем за интерес, вакансия на проэкт закрыта.

это не реверс как таковой, в настояшем реверсе конечная цель - копирование, а здесь использование сушествуюшего деваиса но в новом применении - и это нигде не запрешено документально.

предлагаю удаленный проэкт: есть такое устройство Sony FDA-EV1S Electronic Viewfinder он имеет контроль по низкоскоростному интерфейсу и видео по дифференциальному высокоскоростному (<500М) Надо выяснить протокол по которому идет передача RGB видео и запустить устройство на макете(FPGA). Внутри у него ecx331a, если кто найдет datasheet то это будет достаточным условием выполнения проекта. Предложения в личку.

Я подсел на это дело сейчас, матрицы в малых количествах 320х240 слышал $500- $750. готовый модуль с линзой можно купить за 2К. Я сейчас буду запускать свой модуль.

Strange, but if this is verification position than you would need give clue about Verification methodology/flow/tools used.

Преобрел за $40 Zeepad 7.0 таблет (1.2GHz 512М RАМ Cортех-А8). Работает в андроид без проблем . Это отличная платформа для разных ембедед проектов. Хочу перегрузить в Линух - из SD карт. Делал все как указано на http://olimex.wordpress.com/2012/10/12/bui...r-a13-olinuxino Видно что код грузится из SD карты. Но екаран темный и на UART1 консоле никакой активности на выходе uboot. Кто нибудь имел дело с Zeepad 7.0 ?

Я запускал USB na stm32f103 за основу взят Кеил HIDUSB примеp. Для дебага я использовал Линух хост и hidtool утилиту из V-USB проэкта. Я переделал утилиту под свои задачи. Все работает.

Угу, Научите как терминате burst без NSS? Где конец передачи данных?

Оно всегда надо если оперируете с массивом данных или несколько slaves.

Я как раз сейчас делайю проэкт на STM32F103. Очень доволен производитеностью. Если у вас АЦП то наверно надо и фильтровать. Так для примера пробовал FIR 19th order обрабатывает int 256 самплов за 100мкц. С драверами проблем нет все можно найти на STM или в Кеил примерах. До этого пробовал Атмегу 8335 - небо и земля а цена такая-же $2.5 Одно маленькое но . STM просрали SPI железо. SC сигнал надо дергать в ручную (GPIO->ODR).

Я проектировал slave контроллер длы GPMC( 80МХз). Эта шина синхронная. Если не видите клока то попробуйте на осцилографе наложить ЦПУ клок на cигналы шины и определить GPMC клок. В моем случае эта шина была конфигурируемая по частоте клока и многим другим параметрам. Обратите внимание на endianness.

Мне кажется в этом случае фаил будет включен только один раз. Ето ОК если внутри фаила `define (глобальные переменнные), но а если внутри параметры то это не подходит т.к параметры будут вклуючены в один фаил -модуль (певый в порядке компиляции).

include фаил должен содержать только набор типа parameter XXX=<value>; parameter YYY=<value>; `include директива должна быть в теле модуля например перед декларацией портов.

Я бы к `define прибегал только в крайнем случае т.к он глобальный. А если сделать .v (include) фаил с параметрами то его можно `include в тело модуля где надо. Но самый распостраненный способ это передавать нужные парамеры во время instantiation.

Если вы достигли 100% функционального ковер это только гарантирует что при нулевых задержках ваше устройство будет функционировать. Оно никоим образом не сможет гарантирует правильностть SDC даже сли если они проходят нетлистовый (SDF)тест. Гарантировать правилность SDC можно только если вы ее правильно определили в своем проекте. 1. input ->FF , FF-> output 2. CKK#N FF->FF 3. input -> glue logic ->output 4. clk#n FF -> clk#N FF (false path + max delay) Современные синтесайзеры указывают большинство пропущеных констрейнов но они не понимают клоковые домены переходы. Для больших проектов нетлист(SDF) симуляция может только частично добавить уверенность что все нормально. Если в проекте присутствуют несколько clk доменов то вариации в во времени стимулов могут дать разное поведение. А в фунцтионалйной РТЛ верификации этого эффекта меньше тк все задержки "зеро".

Для UVM тестбенч ето не имеет никакой разницы. Галвное помнить что бы ваш нетлист модуль имел тоже имя что бы используете в тестбенч. Смотрите на симулятор компилятор лог чтоб ваш sdf аннотате в ваш нетлист без ошибок. Чтоб узнать задержку выходного сигнала ва не обязательно делать нетлист симуляцию. Если у вас есть понимание о пути сигнала то вы можете в Квартусе делать запрос на специфичиские задержки между синхронными и асинхронными елементами сложитй их где надо и получить интересуемую задержку типа report_path

Есть ли у кого нибудь опыт использования emacs verilog AUTOs?

Вопрос частично рассосался - если поставить source and destination clock.

А какие функции, если не секрет , в вашем верилог -моде ? И он тоже в лиспе или в чемто дрyгом написан? Я очень доволен официальным верилог модом.

А почему никто не использует еmacs ? - верилог моде - мно полезных функций - компиляция и симулляция (батч) не выходя из редактора.

Вопрос , вивадо проект, задал set_output_delay, сдeлал сборку проекта. Все без ошибок. Теперь мне надо узнать точную задержку выходного сигнала (дата) относительно клока. Иду в меню тоол->репорт тиминг, набираю порт клок и выходной дата порт Ответ всегда - Empty timing report Я знаю в Алтере ета функция работает - а вивадо что то не так. Кто-то пытался проверить специфические задержки таким образом? Пробовал симулировать нетлист но у меня проблема с компиляцией библиотек (secureip).

Вы правы - не будет 2