Привет,
За тройной МАC другие компании просят 20К - маловероятно что Xilinx Verilog бесплатно так.
на SP601 пойдет 10_100_1000 МАC (opencores) + написал отладочый РТЛ verilog,
Поделюсь но есть условия - (не финансовые). Детали по мылу.
У вас утилизация очень небольшая - так что если тиминг ошибок нет то все должно работать без проблем. Проверьте как вы передаёте сигналы между клоковыми доменами. Там желательно надо указывать где фалсе путь. Проверйте input/output timing report.
Ето комплексная проблема все зависит от архитектуры:
- если один клок то:
ISE т легче делать тиминг дривен ПАР и не надо пересекать клок домаины
быльше гибкости в вуборе ЛУТ т.к нет ограничения от клоковые деревьев
о все ето хорошо если количество используемых FF небольшое на F/2
JMO
Гнилое ето дело клоки смотреть чипскопом.
Если в схеме есть синхронные FF то вроде как должны они получать клок с GBUF.
Чтобы наверняка бул GBUF в схеме введите его instance в РТЛ и введите директиву
/* synthesis syn_black_box syn_noprune =1 */;
Проверьте все параметры на ДЦМ т.к на разные частоты они могут быть разными
Я думаю ето изначально неправильно плодить клоки . Если два синхронных клока то надо кодировать на более высокий клок и использовать клок енабле для F/2 circuitry - no waist of GBUF.
Hello, I hope you'd not have a problem to read my post.
I created new testbench to check functionality of the MAC- tx would work if all control registers preloaded with a default values from set_reg_data.tcl file.
MDIO port is not completed but I will add it myself.
Question: Have you been able to meet timing 125MHz. Spartan6 fails by 0.4 ns (CRC path)?
