Перейти к содержанию
Поиск
    

vik0

Свой
 Профиль  Обзор контента

  • Постов

    381

  • Зарегистрирован

 Тип контента 

Сообщения, опубликованные vik0

  2. Опубликовано · Пожаловаться

    vik0. Так как зависит время setup/hold от температуры?

    При повышении температуры уменьшается slew-rate сигнала и увеличивается время его распространения. Что, в свою очередь, и влияет на setup/hold.

    http://download.micron.com/pdf/technotes/ZT09.pdf

  3. Опубликовано · Пожаловаться

    Но у нас несколько другая картина. Практически весь код находится в сдрам,

    Я бы поставил отдельную SRAM для кода (если финансы/габариты позволяют). Все-таки две независимые шины - большое преимущество, которым грех не воспользоватся.

    часть ДМА каналов должна иметь приоритет над ядром, я часть нет

    В 54х это решается с помощью urgent dma request (для ppi, как минимум). Попробую на следующей неделе поигратся с этим, о результатах сообщу.

    Да, и я так понял, что данные Вы складывали прямо в ДДР? Если так, использовали ли Вы управление траффиком, т.е. задавали мин число непрерывно передающихся слов?

    Да, прямо в DDR. Нет, управление трафиком настроено по-умолчанию.

  4. Опубликовано · Пожаловаться

    Интересует загрузка внешней шины на высоком разрешении 800х600, 1024х768 где пиксел клок 40 МГц и 65 МГц

    У меня получалось вводить данные на 55 МГц (реальный поток ~40 МБ/с), выводить на 27 (~20 МБ/с) и гонять данные между DDR и L1 (~60 МБ/с). При увеличении входного потока, начинались проблемы. При этом я специально складывал все данные в один(!) банк DDR и не использовал urgent dma. Т.е. это еще совсем не предел.

    НО. Ядром в SDRAM я вообще не лез.

    Вы пиксел композитер использовали для получения 2 слоев? Наложение, прозрачность.

    Нет, только color conversion. Использование композитора вышеописанную картину никак не меняло.

    настолько, что любое обращение ядра к памяти рвет видео поток.

    Вы DMA давали приоритет над ядром?

    Если делать ДМА в L1, а потом L1 в PPI, то все хорошо, СДРАМ входит в BURST, и при этом занято где-то 25% шины

    Так вопрос в чем: эти фифо помогают уменьшению нагрузки на шину, за счет того, что ддр входит в BURST ?

    Насчет именно этих фифо не скажу, но в 54х есть еще "DDR Queue Manager", который, как обещают, "Optimize requests to the DDR controller to achieve maximum utilization of the DDR memory bus"

    PS. Еще можно как-то использовать тот факт, что 54х имеют отдельную внешнюю асинхронную шину (SRAM, к примеру, прицепить).

  5. Опубликовано · Пожаловаться

    А что использовали, какое оборудование?

    РФ900

    Так же по поводу времён hold и setup я не могу ничего сказать по зависимости от времени, т.к. на BF в документации указано только минимальное время.

    Они от температуры зависят.

  6. Опубликовано · Пожаловаться

    У меня у Вам вопросец

    А на этом процике вы видео запускали?

    Если да, то с каким разрешением, глубиной цвета

    В каком смысле "запускали"? Конкретезируйте чуть-чуть.

    А так, да, активно работаем с видео. Ввод/вывод/обработка.

    Разрешения - разные (user-selectable), от 320х240 до (примерно) 2500х2000. 10-12 бит, преимущественно grayscale, с цветом только баловались. Плюс стандартный itu656 на вывод.

  7. Опубликовано · Пожаловаться

    http://riftek.com/pages/2d.htm тут всё написано

    Ба! Знакомые все лица :) В смысле, использовали ваше оборудование.

    т.к. остро стояла проблема габаритов электроники

    Мы для себя решили эту проблему переходом на 54х серию с ddr памятью ;)

    если и вылезут проблемы уйду ниже по частоте SDRAM, что не сильно скажется на производительноси

    setup/hold времена от частоты не зависят.

    Я пошёл на этот шаг осознанно

    .....

    то тут надо несколько раз подумать, чем идти на такой шаг. Надо взвесить для себя все за и против, чтобы потом не было мучительно больно от того, что у кого-то заработало, а у меня нет.

    Золотые слова. Перед тем как нарушать спецификацию, нужно четко и однозначно осознавать к чему это может привести, а не делать по принципу "у всех работает - и у меня заработает". В принципе, я на 99% уверен, что у denebopetukius'а тоже все нормально заработает, но все равно буду рекомендовать использовать 2х16.

     

     

    температура комнатная, если конечно отопление в больнице не отключат

    А сбой для данного устройства допустим, но с последующим восстановлением работоспособности

    Вот за это я и люблю родную медицину :biggrin:

  9. Опубликовано · Пожаловаться

    можно один банк для кеша использовать, а второй для стека, но все-таки постараюсь раздуплить L2 :)

    Ну да. Тот банк, который не может выступать в режиме кэша, отдать под стек (и, возможно, другие критичные по времени доступа данные). А L2 использовать по назначению - для межядерного обмена и неторопливого кода.

  11. Опубликовано · Пожаловаться

    А TESTSET с памятью напрямую работает или с кешем? Я думаю с кешем.

    А в мануал заглянуть?

    The memory architecture always treats atomic operations as cache inhibited

    accesses even if the CPLB descriptor for the address indicates cache

    enabled access. However, executing TESTSET operations on cacheable

    regions of memory is not recommended since the architecture cannot

    guarantee a cacheable location of memory is coherent when the TESTSET

    instruction is executed.

    Только я все равно не могу понять, зачем вам кэшировать L2 память? Неужели вы оттуда данные выгребаете каждый такт?

  12. Опубликовано · Пожаловаться

    Доставить апдейты в нормальном хронологическом порядке не удалось, поэтому пришлось снести номер 6, сам VDS и всё и переставить заново.

    Видимо что-то где-то у вас "глюкануло". У меня эти закладки работают с 4-й версии и по сегодняшний день (со всеми апдейтами).

    Лично на мой вкус, тех кто слепил это VDSP++ нужно повесить головой об угол.

    А вот тут я с вами соглашусь на 1000% :maniac:

  13. Опубликовано · Пожаловаться

    Ничего подобного.

    Если делать всё последовательно, тогда всё нормально.

    Вы хотите сказать, что AD на странице http://www.analog.com/en/embedded-processi...grades/fca.html предоставляет неправдивую информацию?

    Обновился с 2го сразу на 6й, и не увидел возможности переключения страниц в GUI.

    Каких страниц? К каком GUI?

  15. Опубликовано · Пожаловаться

    3. Нет ли какого-то App Note по построению цепей фильтрации в питании? Скажем - рекомендации по выбору керамики, электролита, индуктивности и т.п

    У Micron-а есть достаточно интересная апп-нота.

    Вся матчасть собрана там. http://focus.ti.com/lit/ug/spru889/spru889.pdf В том числе раздел 4.

    Интересный документ, спасибо.

  16. Опубликовано · Пожаловаться

    1) на руках дисплей со встроенным контроллером

    Давайте конкретизируем - какой дисплей? И ссылку на datasheet, пожалуйста.

    2) требуется получить много вариантов экзотических разрешений: от 160x144 до 320x240

    Без проблем. От 1х1 до 65535х65635 с шагом в один пиксель по любой оси.

    3) не хочу тратить ресурсы на развертку кадра....

    Не понял. Какая развертка? dma запустили и занимайтесь другими делами.

    4) частота обновления дисплея должна быть 60 Hz

    Не вижу проблемы.

    делал сразу 4 прорисовки без палитры в буфер - намного медленее.

    Нет, вы меня не поняли. Делайте прорисовку в буфер как и сейчас, после этого маленьким быстрым циклом преобразуйте это буфер в rgb, и, с помощью dma, отправляете его на дисплей (а в это время начинаете прорисовку следующего кадра). Т.е., условно, цикл прорисовки выглядит следующим образом:

    while (true)
{
  draw_frame();  // draw_sprite0(); draw_plane0(); и т.д.
  convert_frame_to_rgb();
  if (!first_frame) wait_for_output_done();
  start_frame_output_via_dma();
}

     

    Я, извиняюсь, не супер-пупер профессор

    .......

    Но зачем вы людям вот так сразу...... мож какую идею бы и подкинули нормальную...а так обидятся и не станут постить в тему...

    +100

  17. Опубликовано · Пожаловаться

    *pSPI_CTL=0x483a - неправильно - должно быть 0x483b

    Полу- :bb-offtopic:

    А совсем правильно так:

    *pSPI_CTL = TDBR_DMA | GM | EMISO | CPOL | SPE;

    Суть та же (за исключением slave select enable - не понятно на кой оно тут).

    Но, согласитесь, мой вариант намного наглядней.

    PS. Скажу честно, когда я вижу в посте "magic numbers", в 90% случаев я этот пост дальше не читаю :laughing:. И, как мне кажется, я не один такой.

  19. Опубликовано · Пожаловаться

    P.S. PPI НЕ предлагать!

    Объясните, все-таки, почему?

    На кого работает EBIU, когда оба ядра ожидают его, не знаю.

    На первое ядро

    Товарищ работает с палитрой, а контроллер LCD хочет получать rgb для каждой точки. В контролле LCD нет поддержки палитры.

    А кто мешает сформировать rgb буфер в l2 памяти и его по dma отправлять на LCD? А в это время формировать палитровый буфер нового кадра (к примеру).

  20. Опубликовано · Пожаловаться

    А допускается, ли, в обход спецификации....

    В обход спецификации допускается все. Но, в итоге, за все последствия ответственность (моральную/материальную/криминальную, нужное подчеркнуть) будете нести вы.

  21. Опубликовано · Пожаловаться

    Здравствуйте! Помогите пожалуйста написать простенький загрузчик для BF , он расположен в SPI EEPROM и будет грузит основное ПО из Flash памяти.

    Для написания загрузчика для BF достаточно вдумчивого прочтения раздела "system reset and booting" мануала на процессор и апп-ноты, посвященной процессу загрузки данного процессора.

    Может кто поделиться исходником , очень буду признателен. :wassat:

    Исходник есть. Поделится не могу, ибо не имею права. Будут конкретные вопросы - спрашивайте, поможем.

  22. Опубликовано · Пожаловаться

    ...насколько я понял - это 2 слоя...

    :) Там совсем не два...

    К примеру, можно глянуть на эту оценочную плату от Xilinx. Она мало в чем уступает современной материнской плате.

    Ее схему и трассировку (22 слоя) можно взять тут.

  23. Опубликовано · Пожаловаться

    а что на счет квадратного пина золотого? Он нужен? И - зачем?

    Вот чего не знаю, того не знаю :unsure:

    И еще один вопрос - я видел, что некоторые BGA футпринты используют точки подсоединения в стороне от контактной площадки...

    Непонял. Можете проиллюстрировать?

  24. Опубликовано · Пожаловаться

    поделитесь плиз даташитом на IS42S32160B, а то сайт issi почему-то не открывается (подох наверное :)

    и если можно: MT48LC16M32

    У меня issi нормально работает. Попробуйте по прямой ссылке: http://www.issi.com/pdf/42-45S32160B.pdf

    Micron тоже подох? ;) http://download.micron.com/pdf/datasheets/...6MbSDRAMx32.pdf

    в свое время к AT91RM9200 цеплял две SDRAM 4M16, затем одну 4M16

    в первом случае 32 бита ШД, во втором 16

    че-т в первом случае прирост скорости не заметил (код и видео буферы в SDRAM) :wassat:

    Вероятно, узкое место по производительности было в вычислительных ресурсах, а не в пропускной полосе. Либо доступ к памяти производился по таким схемам, что ширина шины не играла значительной роли (read-write-read из одного банка, дикий random access и подобные вещи)

  25. Опубликовано · Пожаловаться

    ну для моих-то задач вполне нормально.

    переход с 400 на 600 мгц

    ну и два ядра

    Не стоит снижать [потенциальный] прирост производительности урезая шину в два раза...

    Ставьте 2 по 16 бит (например, MT48LC16M16 - 4Мбит х 16 х 4 банка).

    С разводкой _никаких_ проблем нет (в крайнем случае подскажем ;))

×
×
  • Создать...