oval

Посмотрите в сторону продуктов Chrontel. В свое время, занимаясь вопросом, иных вариантов "2 в одном" не нашел...

Обращайтесь в личку, сделаем. От вас только детали, платы, сборочный чертеж, остальное наше.

Аналогичная проблема, собственно, как и у всех, вследствие чего очень неудобно пользоваться поиском новых сообщений. Уважаемый udofun, большая просьба повысить по возможности приоритет исправления данной проблемы :rolleyes: Заранее благодарен.

Как раз PCIe там и описана ;)

Добрый день! Цепь состоит из одного источника (driver) и двух приемников (receiver). Топология: driver -> точка разветвления -> два плеча к каждому receiver'у. Можно ли задать такое правило, которое задавало бы соотношение длин плечей (отрезки от точки разветвления до receiver'ов), например 1/3? Если можно, то каким образом или где про это можно прочитать? Заранее благодарен.

Если говорить о средствах создания графических тестбэнчей, то можно посмотреть в сторону средств от компании SynaptiCAD. Правда некоторое время уйдет на освоение... Как уже говорилось выше, в HDL Designer от Mentor Graphics есть достаточно удобные средства создания тестбэнчей.

А "там где про армы" - это где? Что-то не могу найти :laughing:

В данном случае, насколько я понимаю, потребуется достаточно развитое управление MAC уровнем в части приема/передачи/формирования пакетов, поэтому смотрите в сторону связки Microblaze (встраиваемое в ПЛИС процессорное ядро) + MAC + внешний PHY. При этом не потребуется никаких внешних управляющих микроконтроллеров и т.п.

Можно попробовать использовать команды пересылки из расширений MMX/SSE, если речь идет о хосте x86 архитектуры. Сам не специалист по такого рода программированию, но было дело для пакетного обмена на высокой скорости через PCI заказчик использовал команды из этих расширений. При этом за одну транзакцию PCI пересылалось четыре слова. Как на эти команды отреагирует PCIe мост, сказать не могу. Кроме того, для PCI если обращения шли по последовательным адресам, то мост их "слепливал" в одну транзакцию шины.

Понятно, спасибо. А на iMX27 схема reference design существует для свободного пользования? Что-то не удалось найти.

Прошло уже более полутора лет, возвращаясь к теме... Господа, на сегодняшний день кто-нибудь реально сталкивался с платформой i.MX? Какими средствами разработки/отладки софта пользовались? Какие впечатления?

Подобные проблемы периодически возникают при выходе очередной версии HDL Designer. Выход - либо откатываться на предыдущие версии, либо, если уже вышла, на более позднюю.

Для VHDL/Verilog из исходного текста получить блок-диаграмму (и много еще чего) можно с помощью функции HDL Import пакета HDL Designer от Mentor Graphics. Как Вы понимаете, полученный результат будет далек от идеала, но помогает, можно в конце концов и подправить "ручками".

Поскольку Вы используете ПЛИС, то можно воспользоваться анализатором, встраиваемым в ПЛИС. На мой взгляд очень удачным решением будет использование Synplicity Identify, можно также использовать SignalTap от самой Altera. Естественно, эти анализаторы позволят выявить лишь логические проблемы... Элекстрические, временные и т.п. - лишь косвенно и то не всегда.

Двигали :) , только в определенный момент, закрыли, ибо очевидно, что все остальное в этом случае просто бы вымерло... опять же, не я придумал, знаком с людьми, которые занимались написанием средств синтеза SC, но поступил приказ работы свернуть, финансирование прекратить... Что касается возможностей верификации и самых современных тенденций, то в SC, аналогично SV, все это также реализовано: библиотеки SCV (SC verification), TLM и т.д. Вообщем, для полноты не хватает только нормальной поддержки синтеза... Против SV ничего не имею, все достойно :)

Присоединяюсь к мнению уважаемого yes. Действительно SC более удобен для сквозного проектирования системы в целом на всех уровнях. SV и его столь активное продвижение - "большая политика" мировых законодателей моды данного направления, причем это не придумал. :) Был период, когда поддержку SC активно развивали, но "деньги" взяли свое. Будем надеяться, что-нибудь изменится. SV безусловно хорош, практически все, чего не хватало в Verilog добавлено + развитые средства верификации. Еще не один год пройдет, пока SV начнут реально использовать, ибо такого рода внедрение стоит очень дорого...

Смотрите в сторону семейств Altera Cyclone II, III

Обычно со стороны PCI PLL не используется, сама спецификация PCI допускает, если я не ошибаюсь, достаточно "плохой" клок. Разводка и т.п. не причем. Здесь важны только специальные буфера, PLL лишь может скомпенсировать фазу тактирования, то есть увеличить в некоторой степени запас по временам, но для частот PCI это не существенно. Лучше продумать этот вопрос сразу же, ибо в худшем случае устройство просто не запустится правильно. Да, кроме сброса отдельных доменов устройства, нужно еще и сброс самих PLL продумать. Вот этот момент, конечно, не удачный... Можно долго провозиться. Причем PLL тут не особо поможет, можно конечно "играть" с фазой, но это не есть правильное решение. Если есть возможность, лучше сразу завести PCI клок на глобальный вход. См. выше. PLL в данном случае проблему не решает. Вообще, лучше сразу делать продуманно и правильно, ибо если не повезет, то больше времени потратите на выявление причин. Но может и повести :)

PLL1 вообще исключить, ибо далеко не всегда тактовый сигнал шины PCI является достаточно "качественным" для стабильной работы блока PLL. Не хочу сказать, что это обязательно будет так, но были случаи нестабильной работы. PLL2 и PLL3 тактировать внешним генератором, можно одним и тем же. Ну и не забыть разумеется про правильный сброс устройства с учетом сигналов захвата фазы от всех PLL.

+1. Очень многое зависит от конкретного алгоритма, который требуется реализовать. Vladimir :a14: , говорит о правильном подходе, при котором будет результат, все остальное - "пальцем в небо". Зачастую в подобных задачах используется связка CPU (DSP) + ПЛИС, все зависит от алгоритма обработки.

to All: Господа, автор темы в какой-то степени прав, по поводу целесообразности самостоятельной разработки, ибо все зависит от бизнес-плана проекта. :) Можно освоить и разработать самостоятельно все, что угодно, рано или поздно. Но если есть вполне конкретные сроки проекта и подобные факторы, то тут самодеятельностью серьезные люди (компании) не занимаются. Вообщем, все зависит от того, насколько качественный и насколько оперативно нужно получить результат. Если проект учебный, сроки позволяют и т.п., то можно и освоить...

На данный момент мне не известно средств других производителей подобных Synplicity Identify. Когда занимался этим вопросом, то было пару предложений, но их качество значительно уступало Identify. Возможно сейчас что-то и сдвинулось с места. Со стороны MG таких предложений не встречал и о планах разработки такого средства не слышал...

Приходилось пользоваться Identify. Самым значительным преимуществом Identify, по сравнению со средствами подобными ChipScope, является то, что анализатор работает непосредственно с исходным кодом, то есть вся иерархия, сигналы и т.п. представлены в оригинальном виде. Средства, подобные ChipScope, работают с синтезированным "нетлистом", что зачастую очень затрудняет поиск нужных сигналов. Правда, если использовать Identify, то в качестве синтезатора придется использовать Synplify.

В CPLD попросту нет необходимого количества ресурсов для реализации такой логики. Предложение Xilinx Spartan-3AN конечно хорошее, но вроде бы пока эти кристаллы проблематично достать... Кстати, еще следует учесть, что если поддерживать 5 вольтовую PCI, то потребуются внешние по отношению к ПЛИС преобразователи уровней на все сигналы шины PCI, что приводит к некоторому удорожанию устройства.

CPLD исключается, нужно ставить FPGA. Смотрите семейства Xilinx Spartan 3(3E) или Altera Cyclone II (III). Какой конкретно кристалл выбрать (по емкости), зависит от того, что за функции требуется реализовать.