9.9

Только начинаю работать с FPGA в частности и с Verilog в целом :) Появился довольно тривиальный, но всеже вопрос. Предположим, я проектирую некий МК. Пусть, например, у меня есть модули: * ядро * модуль внешнего интерфейса (скажем I2C или CAN) * MIU * ... Я считаю, что они должны быть максимально развязаны друг от друга (если ошибаюсь - поправьте, пожалуйста), но тогда встает вопрос о едином интерфейсе связи. Сразу приходит в голову некоторая внутренняя шина, разделяемая модулями и обладающая простым протоколом. Все бы хорошо, но тогда я начинаю "терять такты": Скажем ядру нужно что-то считать из памяти через MIU. Что получается. Фронт1: Установить на шину управления команду "работа с MIU", на шину адреса - адрес :) Фронт2: MIU снимает запрос, защелкивает адрес/управляющие сигналы на порт внешней памяти памяти .... ФронтN: По приходу готовности от памяти MIU защелкивает на шине возврат от памяти ФронтN+1: Ядро снимает данные Я что-то глобально делаю не так или зря боюсь потери тактов? Разъясните, пожалуйста! P.S. Эта ночь будет у меня занята Wishbon'ом :)

CaPpuCcino Спасибо за разъяснение :) Только начинаю работать с SoC. За раз свалилось море интересной информации...теперь разгребаюсь потихонечку :)

Вы видели триггер с двумя тактирующими входами? Если я не ошибаюсь при синтезе в netlist никто не будет за Вас додумывать варианты с сведением clk через OR и т.п.

В перерыве разработал следующую мега концепцию :) (это в ожидании отпуска начало иногда находить). system-modelling производим на C++ с некоторыми алгоритмическими заглушками (если я правильно понял все вышесказанное - транзакторами). Тут ничего принципиального нет, но... что если потом все вызовы транзакторов подменять на код ГЕНЕРИРУЮЩИЙ HDL описание (т.е. фактически программа при моделировании будет генерировать себя на HDL) :)

CaPpuCcino Спасибо огроменное за такой дельный и подробный ответ. Многое стало более понятно, остальное я уж сам буду познавать, благо источников информации надо сказать неожиданно много (если обладать достаточным желанием что-то найти)

Доброго времени суток. Какой из данных HDL (хотя они оба уже и не HDL по сути, а нечто гораздо большее :) ) наиболее перспективен в ближайшем будущем (3-5 лет)? Просто я наслышан и напробовался SystemC и честно сказать не увидел никаких серьезных преимуществ (кроме явного повышения скорости моделирования) перед SV. В то же время все приблуды языка общего назначения (например, шаблоны или общеязыковая типизация) ИМХО делают ЛОГИЧЕСКИ сложную модель сложной еще и СЕМАНТИЧЕСКИ. Зачем оно надо? Самым "крутым" аргументом SC считается интегрированность процесса функционального моделирования и RTL-моделирования тк код у нас получается единым. Но опять же, все функциональные модели ИМХО обычно пишутся на C тк нам нужно проверить АЛГОРИТМ, а любой другой язык его усложнит семантикой. C легко переносится в любой Verilog (если это переносом можно назвать) => те же преимущества есть даже у Verilog 1.0 :) Как говорится, я еще только учусь :), поэтому покритикуйте мысли пожалуйста. Чего я недопонимаю? P.S. Я прекрасно понимаю, что специалист должен обладать знанием VHDL/SVerilog/SC/AHDL; но ведь все равно специализация строится на том, на чем ведется разработка по месту работы, а это во-многом зависит от "популярности" языка