andrew_su

Добрый день. А что видите? Все 0 или все 1? Попробуйте прочитать регистр с другим адресом, например с 0-м. Если есть возможность, попробуйте зациклить выдачу команды чтения по MDIO + период чтения и посмотреть сигнал на MDIO осциллографом. Может ChipScope не отрабатывает? Или сигнал до PHY не доходит? Кстати, адрес PHY определяется подтяжкой пинов RXD0(ADDR0), RXD1(ADDR1), LED_ACT(ADDR2) PHY. Если внешних подтяжек нет, то внутренние подтяжки PHY такие - ADDR0=0, ADDR1=0, ADDR2=1. (стр. 7 datasheet).

Добрый день. Если у Вас есть возможность вывести из плис видеоданные в формате, например 8битRED/8битGREEN/8битBLUE/HSYNC/VSYNC/DATAEN/CLK, то такую шину можно завести на чип DS90CR287, который преобразует ее в LVDS сигналы TXO3+/TXO3-, TXO2+/TXO2-, TXO1+/TXO1-, TXO0+/TXO0-, TXCLK+/TXCLK-. Эти сигналы передаются через стандартный для CameraLink разъем, например MDR-26. Кроме этих сигналов на разъеме есть еще сигналы связи с камерой, но они Вам, возможно, не нужны. Связку плис(spartan6)-DS90CR287-MDR-26 реализовывал. Удачи. CameraLinkOfficial.pdf

RESET - активный низкий уровень, т.е. при RESET=0 микросхема сбрасывается. Удерживать RESET=0 надо после включения питания, согласно datasheet (стр.26) .. For a reliable power on reset, suggest to keep asserting the reset low long enough (10ms) to ensure the clock is stable and clock-to-reset 1ms requirement is satisfied. Если вывод подтянут, как вы пишете, к 0, то на микросхему будет воздействовать RESET=0 до тех пор, пока плис на него не выдаст 1. Для того, чтобы RESET сработал, надо, чтобы во время RESET=0 минимум на протяжении 1 миллисекунды присутствовал стабильный CLK. Под сигналом CLK понимается поступающие на вход XTLI 25МГц от внешнего генератора или частота, вырабатываемая внутренним генератором, если к XTLI XTLО подключен кварц. После загрузки конфигурации плис подержите RESET=0 несколько миллисекунд, а потом переведите его в 1. Вроде так.

Из datasheet: RSTn Pin 1 I(Input) System reset, active low. Requires an external pull-up resistor

Добрый день. При генерации контроллера памяти (MCB) в подкаталоге создается ..ip_core\lddr_unit\user_design\par\lddr_unit.ucf (в моем проекте подключение lpddr к spartan6). В этом файле все, что нужно для подключения памяти к кристаллу. Для примера файл lpddr_unit.ucf (ucf не пропускал загрузчик???) Потом его содержимое перенес в основной ucf. lpddr_unit.txt

Т.е. Вам вход нужен "однопиксельный" (типа ds90cf383b), а выход "двухпиксельный", как у DS90C387A?

Добрый день. А вот это? http://www.ti.com/lit/ds/symlink/ds90cf383b.pdf или http://www.ti.com/lit/ds/symlink/ds90c385a.pdf

Добрый день. Прекращайте ожидание по таймауту(придумайте по какому) и потом повторяйте запрос. Если несколько запросов не дадут результата и есть возможность подать запрос инициализации, то подайте. Удачи Вам.

Добрый день. Для примера несложный файл vhdl (для Xilinx) с несколькими "модулями" или компонентами и тестбенч для моделирования в modelsim. clk_unit - генерирует необходимые частоты VGA_SYNC - формирует сигналы кадровой, строчной синхронизации, сигнал разрешения данных, номера строк и пикселов в строке. и еще несколько модулей/компонентов. Файлы с описанием компонентов не прикрепляю. Кроме того, можно создать тестбенч, в котором "объединить" для моделирования два проекта, каждый из многих модулей. Удачи Вам. top_tb.vhd top.vhd

Добрый день. Если в проекте есть тактовые сигналы, их надо подключать к пинам GCK. Незадействованные для тактовых сигналов GCK, если они могут быть I/O можно использовать для других сигналов. Удачи на вашем пути.

Добрый день. Есть такой сайт www.opencores.org Регистрация простая. Ссылки на различные варианты реализации кодеров/декодеров для кодов Рида-Соломона (не все): http://opencores.org/project,reed_solomon_decoder http://opencores.org/project,rsencoder http://opencores.org/project,reed_solomon_codec_generator http://opencores.org/project,rs_decoder_31_19_6 Возможно, вам будет полезно. Удачи.

Добрый день. В разъеме должно быть установлено устройство, которому в пространстве адресов памяти и/или ввода/вывода выделено окно. При обращении программы по адресу, попадающему в это окно контроллер моста выставляет в необходимом порядке на шине необходимые сигналы. Если устройство опознает адрес, "принадлежащий" ему и код команды(запись, чтение памяти/ввода вывода), которую оно поддерживает, то выполняет ее и выставляет на шину соответствующие сигналы. Предлагаю почитать стандарт. Это не самый новый, но все принципы такие же.PCI.pdf

Добрый день. Присоединяюсь к последнему комментарию. Скорость 2.125 является одной из скоростей, на которой работает Fibre Channel(2GFC) (еще есть 1GFC-1.0625, 4GFC-4.25, 8GFC-8.5, 10GFC-10.51875, 16GFC-14.025, 20GFC-21.04). Fibre Channel используется, как транспорт для SCSI, а в последнее время и для Ethernet.

Одной из особенностей многих советских инженеров было открыть упаковку какого либо нового устройства(прибора), отложить в сторону его паспорт, руководство по эксплуатации и начать нажимать кнопки, щелкать переключателями. И если объект не начинал работать как надо, заглядывали в документацию. А теперь есть electronix, а за чтение документации денег не платят :crying:

Добрый день. Для указанной Вами модели процессора есть несколько готовых плат от ST. Например http://www.st.com/web/en/catalog/tools/PF252216 На этой странице вы найдете много материала, в т.ч. схему и перечень элементов. На плате есть Ethernet интерфейс. В схеме Вы можете увидеть тип разъема - J0011D21B и тип микросхемы физического уровня (PHY) - DP83848C.

Добрый день! Меня тоже интересует этот вопрос. Вот что нашел, хотя пока сам не пробовал. Есть такой файл: Vivado Design Suite Tutorial Embedded Processor Hardware Design UG940. В нем, со страницы 95 описывается "... how to convert an XPS processor core, or Pcore, to a Vivado Design Suite native IP for use in IP Integrator" на примере. Надо будет попробовать на каком-то своем проекте. http://www.xilinx.com/support/documentatio...dded-design.pdf И Вам удачи.

Возможен также такой подход: Создается проект FPGA, в составе которого процессор Микроблейз, прошивается во FLASH. Процессор через UART с компьютера принимает новый конфигурационный файл и прошивает его во FLASH (если это позволяет схема подключения FLASH к FPGA) вместо предыдущей прошивки. После этого необходимо инициировать перезагрузку конфигурации FPGA. Если проект использует PCI Express, при реконфигурировании FPGA PCI Express device пропадет в диспетчере устройств. Такой подход был реально реализован на собственной PCI Express плате на базе Virtex-5FXT со встроенным PowerPC для того, чтобы можно было обновлять конфигурацию FPGA без использования программатора и IMPACTа. FLASH была другая. Естественно при этом необходимо программное средство, передающее конфигурацию по СОМу в нужном формате.

Добрый день. А чем не устраивает сделать это-же, но не через командную строку, а запустив GIU Impact? И еще вопрос - у вас программатор для COM порта? Довольно древнее изделие.... Увидел вашу тему предыдущую тему http://electronix.ru/forum/index.php?showtopic=122668 Насколько я понял, вы хотите через UART на вашей плате с помощью IMPACT загрузить конфигурацию? Выполнить конфигурацию FPGA файлом ****.bit так не получиться. Он грузится по JTAG. С файлом ****.mcs, который пишется во FLASH тоже так не будет. IMPACT пишет его тоже по JTAG, а потом в режиме Master Serial/SPI производится перегрузка конфигурации из FLASH в FPGA. Удачи.

Добрый день. Все таки у Вас что-то не так с 14.1. на картинке первый шаг по созданию проекта для xc9500xl в ISE 14.6 Удачи.

Добрый день. Library Manager: Не открываются символы в редакторе символов из заведомо рабочей библиотеки. Редакторы Cell, PadStack, Part - нормально. Два типа сообщений: # exec E:/ee7.9.4/7.9.4EE/SDD_HOME/lm/win32/bin/OnLMCModify.exe {E:/MentorGraphics_pads_Projects/lib dx/lib dx.lmc} -isFrozen -Partition 555LA -Symbol NC7S08M5X.1 nse::opensymbol -freezeinterface -partition 555LA NC7S08M5X.1 # symbol NC7S08M5X.1 is edited(locked) by another user # и exec E:/ee7.9.4/7.9.4EE/SDD_HOME/lm/win32/bin/OnLMCModify.exe {E:/MentorGraphics_pads_Projects/lib dx/lib dx.lmc} -isFrozen -Partition 555LA -Symbol SNJ5406J.1 nse::opensymbol -freezeinterface -partition 555LA SNJ5406J.1 # Invalid argument # # import process completed with errors # Что может быть?

Добрый день. Library Manager: Не открываются символы в редакторе символов из заведомо рабочей библиотеки. Редакторы Ctll, PadStack, Part - нормально. Два типа сообщений: # exec E:/ee7.9.4/7.9.4EE/SDD_HOME/lm/win32/bin/OnLMCModify.exe {E:/MentorGraphics_pads_Projects/lib dx/lib dx.lmc} -isFrozen -Partition 555LA -Symbol NC7S08M5X.1 nse::opensymbol -freezeinterface -partition 555LA NC7S08M5X.1 # symbol NC7S08M5X.1 is edited(locked) by another user # и exec E:/ee7.9.4/7.9.4EE/SDD_HOME/lm/win32/bin/OnLMCModify.exe {E:/MentorGraphics_pads_Projects/lib dx/lib dx.lmc} -isFrozen -Partition 555LA -Symbol SNJ5406J.1 nse::opensymbol -freezeinterface -partition 555LA SNJ5406J.1 # Invalid argument # # import process completed with errors # Что может быть?

Добрый день. Ни коим образом не агитируя за Xilinx :), предлагаю ознакомиться с описанием контроллера памяти, который у них есть. С помощью него и небольшого окружения для контроля за указателями записи и чтения приходилось решать схожую задачу. Возможно этот материал подскажет Вам, как решить вашу задачу в Altera. Удачи. ug388.pdf

Добрый день. Может кто-то в курсе, какие чипы используются в качестве SD interface controller в SD карточках?

Добрый день. Если у Вас есть полностью скомпилированный проект, то в его основном каталоге должны быть файлы <имя головног файла проекта>.ucf, <имя головног файла проекта>.pcf, имя головног файла проекта>.txt, <имя головног файла проекта>.pad, <имя головног файла проекта>.cvs. В каждом из них можно посмотреть реальное расположение сигналов на пинах и другую служебную информацию. Удачи. Для примера: Добрый день. Если у Вас есть полностью скомпилированный проект, то в его основном каталоге должны быть файлы <имя головног файла проекта>.ucf, <имя головног файла проекта>.pcf, имя головног файла проекта>.txt, <имя головног файла проекта>.pad, <имя головног файла проекта>.cvs. В каждом из них можно посмотреть реальное расположение сигналов на пинах и другую служебную информацию. Удачи. Для примера: top_pad.txt

Добрый день. Опыт решения данной проблемы. Проект создаем на VHDL/Verilog. Генерируем контроллер памяти. В проект включаем не ****.хсо, а файлы исходных текстов, описывающие контроллер. В файле memc3_infrastructure находим место, где заходит внешний тактовый сигнал и убираем ibufg --*********************************************************************** -- SINGLE_ENDED input clock input buffers --*********************************************************************** -- u_ibufg_sys_clk : IBUFG -- port map ( -- I => sys_clk, -- O => sys_clk_ibufg -- ); добавляем строку sys_clk_ibufg <= sys_clk; Можно еще убрать bufg из файла компонента, где генерируется частота (на выходе ADV_PLL), а в memc3_infrastructure IBUFG заменить на BUFG. Может пригодится. Удачи.