brumal

"мост USB-UART гальванически развязан от микроконтроллерного ядра. Кроме того, на плате реализован воздушный защитный барьер моста USB-UART." (с) terraelectronica

Всем большое спасибо! Развожу с закосом под то, как показали, в конце помоделирую и если будет не сильно ужасно то такой вариант и оставлю.

Весьма проблематично - ни те, ни другие не дают ни гербера, ни тем более PCB в каком-нибудь формате. насчет Olimex не уверен, но у стартеркита похоже минимум 6 слоев, иначе с такой раскидкой шин, он бы не смог разместить SDRAM под АРМом. у меня только 4 слоя, и похоже единственный вариант делать или шину адреса и клок сильно длиннее данных, или данные длинее клока и адреса. причем разница будет раза в 2-3. конечно на 60 мегагерцах это не должно влиять особой роли, учитывая разницу в скоростях распространения на плате по отношению к окну захвата данных у памяти, но все-же как-то стремно.

Нет ли у кого примера разводки SDRAM на внешней шине у LPC2468 в QFP-корпусе? Шины адреса/данных раскиданы по нему крайне не удобно, уже день мучаюсь с разводкой памяти.. Может у кого-нибудь есть пример разводки? или ссылку на reference design от производителя, на сайте у филипса найти его не получилось..

Понадобилось в несколько единичных изделий поставить 3.5" TFT экраны, в попытках сэкономить натолкнулся на китайцев которые называются Tianma. На европейской страничке http://tianma-europe.com/products/tftcolormodules/index.html есть ссылка на даташит к дисплею который собственно и присмотрел: TMT035DNAFWU24-2, он построен на контролере NT39016 (производитель судя по всему Novatek).. Не получается нагуглить даташит к контролеру, а в даташите к дисплею не содержится подробного описания управляющих регистров, это очень смущает.. + какой-то у них крайне странный "SPI" нарисован - больше похоже на I2C :cranky: У кого-нибудь есть положительный опыт с этими дисплеями? Или даже может быть документация к контролеру?

Так себя ведет SAM-BA, думал, что критично для работы ARMа иметь залоченые страницы флеша. Раз лочить не нужно, то жить стало легче. Спасибо!

В еррате на сабжевые камни есть упоминание, что NVRAM в котором лежат локбиты может быть перезаписано только 100 раз. означает ли это что кол-во циклов перезаписи флеша тоже, вообщем-то, равно 100? или при записи флеша через JTAG(юзаю openocdшный адаптер и софт) не обязательно производить Lock флеша после записи?

Спасибо, похоже, что это именно то, что нужно. Теперь буду искать сие чудо.

Добрый день! Есть ли чудо программы позволяющие проводить одновременную симуляцию VHDL/Verilog'а/ещечегонить с симуляция прошивке в проце(ARM или AVR, хотя PIC было-бы тоже не плохо)? Предпологаются следующие связки: ARM/FPGA, AVR/FPGA, PIC/CPLD.

Приветствую! Не знаю в тот ли раздел пишу, но всё-же: как лучше сделать подключение ПЛИС к шине памяти ARM'а: 1) Подключить ПЛИС и память параллельно 2) Подключить ПЛИС на шину памяти процессора, а саму память подвесить к ПЛИСу. Вариант 1 кажется несколько сложным, вариант 2 - пугает использованием большого числа ног и внутренней логики ПЛИСа. Какой из вариантов чаще применяется на практике? Может есть какой-нить application note по этому поводу который стоит почитать?

Плоский кабель. Завтра попробую землю через каждый сигнальный подцепить.. Вообще выглядит всё так: две макетки, сделаны утюгом. одна с 16м пиком, другая с CPLDхой. соединены плоским шлейфом, + земля и питание монтажным проводом. на CPLD на каждом выводе питания блокировоная емкость, 100 нан. большая часть ног никуда не подключена, в настройках ISE стоит, что не используемые ноги притягиваются к земле. запитано всё от одного нормального БП.

Она прошла очень грубый цикл монтажа-демнотажа + стоит на паршивой макетке. да и, имхо, 200 мА - для неё как-то многовато. Какая разница машине состояний с какой частотой ей работать? На тему клока спасибо, несколько облегчило жизнь. Стало работать несколько лучше. Точнее начала признаки жизни подавать :) Помехи вполне возможны - попробую землю в шлейфе пустить через один провод, на всякий случай.

Место пайки - щедро полить флюсом(желательно не требующим отмывки), поставить микросхему, отцентровать насколько позволяет дрож в руках, и прихватить припоем по пару ног по диагонали(не заботясь о "соплях" между ногами, если такие будут. Потом пропаять каждый вывод по отдельности и в конце снять "сопли", или паять миниволной - соплей почти/совсем не будет. Фен - имхо для демонтажа. Если хотите именно феном - то покрыть посадочную площадку "гелем для пайки SMD", положить сверху микруху и греть. Температуту - зависит от припоя. Если обычный - то градусов 250-270, если микросхема "зеленая" (директива RoHS), то припой нужен соответствующий и температура выше. Перегреть - сложно, если конечно кажый вывод не паять по 15 секунд.

Я когда сталкиваюсь с чем-то странным сначала ищу ошибки у себя. Но раз вы говорите, что тест полностью рабочий - значит дело в CPLD, есть сомнения на тему того что она в адекватном состоянии, судя по всему они оправдались. Завтра сделаю следующую макетку и буду проверять заново. Никакого дальнейшего считывания нет на самом деле. Этот тест почти полностью покрывает задачу. Тут FSM несколько проще и нет каскадирования. Проект сам по себе - хитрый "расширитель" IO для пика. Там меньше 10 мгц - у пиков 16й серии 4 такта на одну команду, так что быстрее чем 2.5 мгц дергать ногой не могу принципиально. Не может ли быть проблемы в длительности импульса? 0.4 мкс?

Притянуты програмно к GND.

В симуляторе - работает отлично. что этот псевдотест, что сама нужная vhdl'ина. в железе - ни то, ни другое не работает. хотя признаюсь честно - в симуляторе гонял только с клоком у которого duty cycle был 50%. есть немного опасаний на тему работоспособности железки, поэтому решил уточнить - всё ли правильно написано. не зарыто ли где какой-нить собаки?

Есть следующий код на VHDL(Он не есть цель, просто очень упрощеныый тест): ---------------------------------------------------------------------------------- -- Company: -- Engineer: -- -- Create Date: 12:42:33 05/30/2008 -- Design Name: -- Module Name: main_test - Behavioral -- Project Name: -- Target Devices: -- Tool versions: -- Description: -- -- Dependencies: -- -- Revision: -- Revision 0.01 - File Created -- Additional Comments: -- ---------------------------------------------------------------------------------- library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; ---- Uncomment the following library declaration if instantiating ---- any Xilinx primitives in this code. --library UNISIM; --use UNISIM.VComponents.all; entity main_test is Port ( clock : in STD_LOGIC; data : in STD_LOGIC_VECTOR(3 downto 0); led : out std_logic_vector(3 downto 0) := "0000"); end main_test; architecture Behavioral of main_test is begin process(clock) begin if clock'event and clock = '1' then case data is when "0000" => led <= "1000"; when "0001" => led <= "0001"; when "0010" => led <= "0100"; when "0011" => led <= "0010"; when "0100" => led <= "1001"; when "0101" => led <= "0110"; when "0110" => led <= "1110"; when "0111" => led <= "0111"; when "1000" => led <= "1111"; when others => led <= "0000"; end case; end if; end process; end Behavioral; Сигнал clock заведен на вывод GCK, данные подведены одинаковыми по длине проводами(формируются пиком). Работаю с CPLD следующим образом: выставляю данные, жду два такта работы пика(кварц 10 МГц), "дергаю" вверх clock, "дергаю" клок вниз. Потом жду 4 секунды и повторяю процедуру. Т.е. имеем жуткий duty cycle. Может ли это быть причиной того, что cpld некоторые команды не ловит, а некоторые заменяет другими? Или у меня есть ошибка в куске кода?

Прикладываю, там секретного ничего нет :) 12345.rar

Multi-layer перетащил на верх. А нужны ли еще какие-нибудь слои кроме того, который я хочу распечататать и этого? т.е. у меня сейчас добавлена только пара TopLayer и MultiLayer. Mirror работает, спасибо, как-то сразу не заметил его. А вот holes всё так-же не хочет печатать отверстия.

Доброго времени суток! Начал разбираться с AD 6.9 - очень понравился разводчик. Чего-то нарисовал на скорую руку, оттрасировал и решил попробовать распечатать и изготовить.. Но не тут-то было.. Начались проблемы: Проблема номер раз: как напечать слой зеркально? Проблема номер два: как сделать так, что-бы при печати по середке отверстия была пустая область установленной ширины? (Например via, внешний диаметр 1.5, внутренний 1; как сделать что-бы внутренний 1 милиметр был не закрашен?).

VHDL. Да, кстати, а на тему CRC вы хорошо подсказали.

Вообщем-то правы. Счетчик просто реализовывается в меньше строк кода. Примеры приведу завтра или в понедельник, а на словах: Вариант со счетчиком: по нужному фронту клока получать(передавать) бит и увеличивать счетчик. обработке всяких неприятных ситуаций из-за этого ложится на логику которая будет пользоваться преобразователем. Вариант с машиной состояний: по нужному фронту клока получать(передавать бит) и двигать состояние в нужную сторону. в теории можно аварийные ситуации обрабатывать прямо в преобразователе. как делают обычно?

Преведствую! Вопрос такого плана: при разработке преобразователей последовательная-параллельная шина, что лучше использовать для подсчета передаваемых/принимаемых бит? счетчик или машину состояний?

Там count и count2 - мой счетчик и lpm. У lpm'a при переключении большая задержка, и несколько по другому выражена эта неопределенность: После синтеза и фиттера - это после start compilation? Там, собственно, есть и тот и другой этап. Изменил - не влияет. Ммм. А можно как-то моделировать без синтеза? Это случайно делается не установкой Simulator mode в Functional и вызовом Generate functional simulation netlist вместо start compilation перед тем как делать start simulation?

Приветствую! Начал разбираться с VHDL, используя для этого следующие материалы: VHDL Quick Reference Card Digital design with CPLD Applications and VHDL, 1E Rapid Prototyping of Digital Systems Написал для себя некоторый план, что нужно попробовать реализовать на VHDL, один из пунктов синхронный счетчик с синхронным сбросом, загрузкой и разрешением работы.. При моделировании сравниваю его с мегафункцией lpm_counter и вижу странные вещи, а именно какие-то "переходные процесы" при счете(обвел красным на диаграме).. Так и должно быть? Или я что-то делаю не так? Мой счетчик: library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity mycounter is port( clk, reset, ena, sload: in std_logic; sdata: in std_logic_vector(7 downto 0); count: out std_logic_vector(7 downto 0)); end mycounter; architecture behv of mycounter is signal int_count : std_logic_vector(7 downto 0); begin count <= int_count; process(clk,reset,ena,sload) begin if clk'event and clk = '1' then if reset = '1' then int_count <= "00000000"; elsif sload = '1' then int_count <= sdata; else if ena = '1' then int_count <= int_count + 1; end if; end if; end if; end process; end behv; "Схема" включения счетчиков: Диаграма состояний после симуляции: