rsv2007

Про wi-fi я тоже подумал, вот что у нас в доме творится: А что за " китайский приемник сканер до 3ГГц", можно немного поподробнее? Я пытался нарыть какой-нибудь SDR на частоты wi-fi, но что-то дюже дорого

Irobot roomba 880 Нигде не смог найти на каких частотах roomba 880 связывается с маячками, чтоб поискать источник помехи. Никто не может подсказать? На профильных форумах искал, проблема из категории нечасто встречающихся. Проблема: при включении не может связаться с маячками ни в режиме LightHouse ни в режиме Wirtual Wall (не загорется светодиод). Сдавал в ремонт, отказ не подтвердился. Проверил в магазине - связь есть, светодиоды на маячках загораются. Дома проверил - не работает, светодиоды не загораются. Ради интереса проверил в гараже и на улице у подъезда в багажнике машины: светодиоды загораются, все работает. Поднялся к двери своей квартиры на 7 этаж, на лестничной площадке не работает, в квартире не работает. Вырубил главным автоматом электричество во всей квартире - проблема не исчезла. Такое впечатление, что в квартире или по-соседству есть какие-то помехи, которые не дают связаться роботу с маячками.

Можно попробовать загрузить файл через gdb а потом в пошаговом режиме посмотреть на какой инструкции процесс запуска останавливается

Эклипс бывает надолго задумывается когда в дебаге грузишь программу, в которой инициализируется большой массив данных. Причем задумывается так, что создается полное впечатление зависнувшей программы. Вы попробуйте еще память проверить при помощи memory view или отладочной консоли gdb. Если есть проблемы с памятью - они сразу дадут о себе знать

Есть отрицательный опыт по jesd204b, правда с другим АЦП от NXP. Там оказалась довольно хитрая вещь, на некоторых тактовых частотах MGT wizard плис Xilinx Virtex 5 не может породить из частоты дискретизации битовую скорость передачи данных. К примеру, при тактовой частоте 125 МГц все отлично пашет, а на 40 МГц не получается. Попробуйте по документации посчитать битовую скорость, а потом на целевом устройстве попробуйте настроить MGT на нужную битовую скорость, используя в качестве опоры частоту дискретизации.

Если ее на xilinx официально покупать это получится около 35 000 $ Хотя, конечно, есть варианты... Ну и руками там дописать кой-чего придется

Серьезное оборудование для прозвонки около миллиона стоит, вот тут например: http://ostec-electro.ru/katalog/elektro/ одно время делали сами, потом надоело - муторное это дело.

Да, не было инициализации. Но у нас при вставленном jtag сигнальника значительно реже глючило, собственно поэтому и удалось отловить баг. Теперь еще вопрос: вы не пробовали хорошим осциллографом смотреть сигналы на линиях MGT ? Судя по регистрам ошибок сигнальника, чудит плисина, но осциллографом посмотреть не мешало бы. Вспомнил еще несколько тонкостей: на MGT существует нога терминирующего резистора, причем он на разных сериях микросхем может отличаться на пару-тройку ом. Вот его надо проверить, а то у нас получилось разок так, что сдирали с отладки где стоит один тип микросхемы, а сами поставили немного другой, совместимый по пинам. А на минусе иногда подлючивало. И еще надо попробовать настроить уровень сигнала на обоих концах, практика показала что максимальные и минимальные значения на коротких линиях переносятся плохо, лучше что-нибудь поближе к середине поставить. В плисине для этого придется руками поправить gtx_wrapper. Да, и еще проверьте чтобы эквалайзер был включен на обоих концах на автомат

там у седьмой серии есть даташит на порядок подачи питания: The recommended power-on sequence to achieve minimum current draw for the GTX/GTH transceivers is VCCINT, VMGTAVCC, VMGTAVTT OR VMGTAVCC, VCCINT, VMGTAVTT. There is no recommended sequencing for VMGTVCCAUX. Both VMGTAVCC and VCCINT can be ramped simultaneously. The recommended power-off sequence is the reverse of the poweron sequence to achieve minimum current draw. If these recommended sequences are not met, current drawn from VMGTAVTT can be higher than specifications during power-up and power-down. Далее вопросы: - плисина и сигнальник подключены напрямую или через свич? - клоки рапиды тактируются у них от одного генератора, или от разных? Опять же, в стандарте рапиды прописаны требования к стабильности этого генератора - в стандартной корке рапиды от ксайлинкса есть возможность принудительно сбросить линк и порт, вы пробовали так делать? иногда помогало - посмотрите что в регистрах ошибки SRIO сигнальника прописано когда все плохо - есть ли уверенность, что программа в сигнальнике стартовала? - соответствует ли стартовая последовательность на 6678 даташиту? А то мы, было дело, с ней намучались. - почитайте errata на сигнальник, а то была эпичная история при попытке подружить виртекс 5 и tms320c6455. Мы на своей шкуре отловили баг, который потом появился в третей еррате сигнальника, там надо было подтягивать к земле линию TCK JTAG (у нас была подтянута к питанию), иначе очень глючно стартовало. Причем глючила только рапида, остальное все работало нормально. Отловили случайно, заметили что если отверткой прикасаться к этой ноге, то стартует на "отлично".

Географически вы где находитесь?

Тема это очень мутная и сильноспецифичная. В России делают только для оборонки, практически конкретно под изделие. Долго искал, в итоге нашел Российское представительство компании Moog. Там практически все виды sleep rings а также оптические вращпереходы. Один раз мы спалили ВКУ, ну и вскрыли посмотреть. Очень интересная конструкция там: неподвижные щетки из большого количества сталистой проволоки ездят по вращающимся кольцам. По утверждению производителя, такая конструкция выдерживает до 100 млн оборотов. А еще через нее проходит ethernet

Ресет для начала посмотрите. А еще можно пробные сигналы вывести на свободные ноги при помощи fpga editor. Я в свое время ddr только так и отладил

Ааа, это довольно старая фича. Чипскоп совместно с EDK работают и глючат одновременно. Сами на это наррывались. Конфликтуют, судя по всему, ila и mdm. Проявляется это так, что в некоторых случаях работает, а в других нет. Вот например: http://forums.xilinx.com/t5/Embedded-Devel...her/td-p/352223 И вот еще: http://forums.xilinx.com/t5/Design-Tools-O...ing/td-p/263516 Если поискать, можно и еще найти на форуме ксайлинкса, да и здесь где-то тоже тема пробегала

Они вроде под нда, поэтому просто так не получится. Корку надо покупать, за много денег. А сам стандарт вроде ищется в сети без проблем Там есть такая особенность, что при не совсем стандартной референсной частоте mgt трансивер невозможно настроить на нужный битрейт. Трансивер настраивается при помощи mgt wizard из logicore. Можете попробовать, например, настроить mgt этим визардом на прием данных от 40 мгц ацп. У меня вот не получилось... На 125 мгц все работает, а на 40 - нет. Так и пришлось отказаться

Это какой же камень, xc5vfx.... ? И плату сами делали? Из всего вышеперечисленного в EDK корки нет только на sata. Под существующие корки bsp автоматически может генерироваться под linux и wxworks. Другой вопрос, что масса проблем возникнет с отлаживанием железа на плате. Мы на этот камень в итоге qnx привернули, значительно доработав вот это http://community.qnx.com/sf/wiki/do/viewPa...Virtex5ML507BSP напильником.

Опыт использования показал, что даже стандартные ip ядра SPI из EDK от Xilinx тоже сбоят, справда довольно редко, и очень похоже на метастабильность. Там получалось что-то около одного сбоя на 1000-5000 транзакций, причем с повышением тактовой частоты SPI количество сбоев увеличивалось. Так что попробуйте еще на официальном форуме посмотреть, проблема получается не новая

Известные и оптимизированные алгоритмы - это fir compiler http://www.xilinx.com/products/intellectua...IR_Compiler.htm и бпф http://www.xilinx.com/products/intellectual-property/FFT.htm. Однако у fir compiler количество коэфициентов ограничено 2048. Так что другой альтернативный метод - прямое бпф с перекрытием, перемножение на комплексные коэффициенты и обратное бпф. Бпф от xilinx может делать до 64К точек, так что вам вроде должно подойти. Ну и поиск по словам fast convolution может дать интересные результаты

Еще надо не забывать настроить репозитории: xilinx tools-> repositories

У вас же под боком http://www.radis.ru Или тут http://www.micran.ru

Могли контрафактную купить. Сейчас это очень просто, подделывают все.

Настройки битгена посмотрите. Там есть команда отключения житага после конфигурирования. И еще много чего интересного

http://www.xilinx.com/support/documentatio...tes/xapp876.pdf

Там есть довольно большая кучка подводных камней. То ядро, что продается за 10 к$ настроено на битрейт 3.25 гбод с опорой 156.25 ( или 2.5 с опорой 125 мгц). Чтобы перенастроить на другой битрейт нужно приложить немного усилий. Вот тут самое интересное и начинается. В доках от ацп и корки указано, что тактовую частоту необходимо использовать в качестве опорной для pll mgt . Таки вот, не для всех опорных частот это возможно. Следующий пример: есть ацп с частотой дискретизации 40 мгц. Оно формирует битрейт 800 мбит/с ( см доки на ацп и стандарт jesd) . Если взять gtx wizard из coregen , то можно увидеть, что для подобного битрейта опору 40 мгц использовать нельзя :( это происходит из-за того, что для разных опорных частот прескалер pll mgt имеет разное значение, и диапазоны там довольно узкие ( около 20 мгц). Дополнительный бонус имеем от ацп. Обратите внимание на диапазон тактовых частот, допустим, 80 мгц АЦП. Он составляет 60-80 мгц, те с опорой 40 мгц внутренняя pll ацп не залочится. Вот такие дела, поправьте меня если я не прав... Советую вам использовать ацп с последовательным lvds выходом от компании ti. Там своих тараканов хватает, но это победимо с небольшими затратами времени Кстати, отладочных плат на оба варианта ацп хватает. И под fmc hpcи под fmc lpc, и есть переходники , если отладка ацп отличается от fmc. На сайте xilinx в разделе отладок про все это можно найти

:) ну, на самом деле мало положить корку в каталог. Там еще надо целую кучу служебных файлов привернуть, разложенных с правильном порядке по различным каталогам. Подробнее об этом есть в доках platform specification format reference manual и embedded system tools reference manual. А для начала хорошо сгенерить через create or import pereferial тестовую корку и посмотреть как там сделано.

Еще надо учитывать что у ip ядра ddr будет задержка между операциями записи и чтения около 20 тактов шины axi