ArMouReR

Помогите разобраться, я туплю не могу понять где. Есть custom ip написанный как Avalom MM Slave. Вообще подключение и SW слизано с i2c_opencores. В верлоге есть такая строчка: `include "block_name_regs.vh" В этом файле сидят все дефайны с адресами и размерами регистров. В _hw.tcl прописано следующее: set_fileset_property quartus_synth ENABLE_RELATIVE_INCLUDE_PATHS false add_fileset_file block_name.v VERILOG PATH block_name.v add_fileset_file block_name_regs.v VERILOG PATH block_name_regs.v В Quartus все компилируется, пытаюсь запустить симуляцию из Eclipse: Run->Run As-> Nios II Modelsim. Modelsim падает с ошибкой: # ** Error: C:/FPGA/qsys/testbench/qsys_tb/simulation/submodules/block_name_regs.v(15): Cannot open `include file "block_name_regs.vh". Пробовал добавлять "add_fileset_file" с этим файлом - не помогает. Кстати такая же проблема была и с i2c_opencores - там тоже инклуд не находился. Вообщем помогите понять где ему докрутить include path ???

Должно быть так: module kon(p1, p2); input [7:0] P1; output P2; assign P2 = ^P1; endmodule

Клоки лучше выводить через dedicated pins. Для каждого PLL есть несколько таких. У меня в одном из проектов по ошибке клок SDRAM выходил через обычный пин. Все время были проблемы в зависимости от компиляции. Пока не переделали плату ничего не помогало. Clock был на 100Mhz. Соответвенно если у вас частота намного меньше - то возможно никаких проблем не возникнет....

Попробуйте использовать readmemh для инициализации памяти. И опишите как и какой симулятор используете...

Попробуйте прочитать репорты синтезы. Если есть проблеммы с таймингом - вы их там увидите....

Уважаемый k16, Ваш проект не сходится по таймингу... Вам нужно правильно задать все входные клоки и определить PLLи. Раскажите подробнее какие клоки у вас в проекте и как вы их задаете... Если вы дружите с английским то вам стоит почитать тут: Мануал по класик тайминг... Если нет то вставьте сюда репорты тайминга. Попробуем разобраться вместе...

Victor® Похоже вариант enterpoint на первом месте. Я на них кстати именно через opencores.org и вышел. Xilinx или Altera значения не имеет, я имел ввиду примерный размер FPGA. А по поводу Linux: просто плата будет сидеть в компьютере на котором бежит Linux... Kuzmi4 Спасибо за наводку, я на нее тоже поглядывал. Даже думал руками PCI прикрутить, но все таки для конечного продукта это не пойдет...

Собственно вопрос в заголовке. Нужно только уточнить что дивайс нужен с Cyclon II/III но можно и меньше... Да, и плата будет использоваться под Linux. Google подсказал пару мест, например тут ($230): http://enterpoint.co.uk/moelbryn/raggedstone1.html Но хотелось бы подешевле а также какой то личный опыт...

Intekus Сегодня вечером постараюсь выложить все файлы с объяснением....

Я умею делать наоборот. Запускать Modelsim из TextPad. После етого есть специальный Regular Expression в TexPad и двойной щелчек приводит меня на ошибку. Если интересно могу выложить скрипты.

Есть опыт работы с 401 i 410 (TI). Все заработало с первого раза без вопросов....

Если у Вас PCI slave то могу подкинуть простой тестбенч на верилоге...

Да, но не всегда можно зайти - ограничение на кол-во соединений...

Я посмотрел в коде - это то как у меня был сконфигурован EP6 EP6CFG = 0xE3; //Bulk,In,512,Tripple SYNCDELAY; EP6FIFOCFG = 0x0D; //INFM1=0, AUTOIN=1, ZEROLENIN=1, WORDWIDE=1 SYNCDELAY; По поводу ZEROLENIN я ошибся он равен 1. EP6AUTOINLEN похоже никто не игрался... Пропажа даты замемечена не была... Попробуйте сделать так... А зачем экономите такты ? Есть на то обьективная причина ?

Попробуйте просто установить и поднять квартус. В квартусе сделайте scan chain и по идее он должен увидить AVR. Если будут вопросы как запустить JTAG в квартусе - спрашивайте...