sergunas

Спасибо, за ответы. Переразводить, конечно, уже поздно, будем заваливать фронты и снижать частоту. Опцию Slow Slew Rate пробовал включать, сигнала на dclk вообще не увидел, наверное частоту надо снижать.

Вот за эту информацию большое спасибо, у меня тоже сложилось такое впечатление, иначе трудно объяснить как всё работает. Интересно, что нигде у Альтеры в документации об этом ничего не встречается. Да, да, я уже смоделировал свою длинную линию dclk в AWR, вижу как всё плохо, кстати очень похоже на картинку осцилографа. Правильно ли я понимаю, что уменьшение тока драйвера равносильно увеличению последовательного сопротивления на выходе dclk? Сейчас стоит 56 Ом. Имеет смысл увеличить? Вообще, вопрос такой, как в сложившейся ситуации правильно поступить? 1) любым способом (увеличением посл. сопротивления, умен. вых тока, добавление емкости) завалить фронты dclk и устранить отражения в линии (есть подозрения, что при отражениях могут быть ДВОЙНЫЕ ФРОНТЫ). Насколько это будет надежно по температуре и другим внешним факторам? 2) уменьшать частоту dclk (рассчитывал на 50МГц)?

Ещё одна доп. информация (прошу прощения, что сразу все свои особенности конфигурационной схемы не освящаю, потому как не знаешь что в действительности является критичным). Вторая ПЛИС на самом деле это 4 ПЛИС "в параллель" (полностью одинаковой схемы включения). Длина линий dclk и data[7..0] в диапазоне 230-270мм. В даташите читаем: "The configuration signals may require buffering to ensure signal integrity and prevent clock skew problems. Ensure that the DCLK and DATA lines are buffered for every fourth device." Может 4 ПЛИС с учетом большой длины линий всё же играют роковую роль, и драйверу (выходу MAXII) не хватает мощности, и необходим внешний буферный повторитель? Как бы во всём этом убедиться? прошу прощения, а что за лапы?

да, спасибо, это хоть какая-то версия. Шина данных у второй ПЛИС тоже своя и тоже дублирует первую. Понятно, что в MAXII всё может быть разведено для 1-й и 2-й ПЛИС с различными задержками, но данные на шине data[7..0] сменяются внути MAXII по отрицательному фронту dclk, поэтому положительный фронт dclk ровно по центру данных. Неужели при частоте dclk 50МГц (т.е. периоде 20нс) может быть сдвиг данных относительно фронта dclk на 10нс?

да вроде нет, не перепутал INIT_DONE, если используется, то падает практически в самом начале конфигурации. nCEO вместе с CONF_DONE переключаются за два такта до конца конфигурации (хотя согласно datasheet CONF_DONE за ОДИН такт должен устанавливаться: "The CONF_DONE pin goes high one byte early in parallel configuration (FPP) modes.") Да вроде нет, делаю pof, включающий в себя два разных sof-файла: сначало идёт sof для первой ПЛИС, затем - для второй. Более того, скажу, что конфигурация второй ПЛИС также проходит успешно ПРИ УСЛОВИИ, если на линию dclk второй ПЛИС (линии dclk у ПЛИС разные физически, но логика MAXII дублиукет на них один и тот же сигнал) поместить щуп осциллографа. Как это работает ума не приложу... Щуп Agilent 10073C (10:1 500 MHz passive probe) Характеристики щупа: Bandwidth 500 MHz Risetime (calculated) < 700 ps Attenuation ratio 10:1 Input resistance 2.2 MΩ Input capacitance Approx 12 pF Compensation range 6 - 15 pF

Имеются две ПЛИС Altera (Stratix III), соединенных конфигурационной цепочкой (nCEO первой заведён на nCE второй). Параллельная конфигурационная схема (FPP), Altera Megafunction PFL в MAXII. Первая ПЛИС стабильно успешно конфигурируется, вторая ПЛИС - нет. В процессе конфигурации вторая ПЛИС (ближе к концу) выставляет nSTATUS в низкий уровень. Смотрю осциллографом. Засинхронизировавшись по отрицательному фронту выходного сигнала nCEO первой ПЛИС, наблюдаю, что этот сигнал падает в низкий уровень после положительного фронта сигнала dclk, причём за два такта до конца конфигруационных данных, относящихся к первой ПЛИС. То есть получается, что во вторую ПЛИС в самом начале записываются два лишних байта ("FF" и "FF")! Это так и должно быть, или я чего-то не понимаю?

На одном из компьютеров упорно не хочет запускать megawizard (процесс javaw.exe). В чём может быть проблема? Квартус переставляли, реестр чистили...

спасибо за быстрые ответы, да, действительно, похоже на баг квартуса. Забыл, кстати, указать, что SIGNAL reg_number_out : NATURAL RANGE 0 TO 3; так что конструкция аналогична предложенной vadimuzzz, с той лишь разницей, что последняя действительно компилится! Помогла конструкция: REG(reg_number_out) <= REG(reg_number_out)(15 downto 8) & acc(7 downto 0);

TYPE REG_FILE_TYPE IS ARRAY (3 DOWNTO 0) OF STD_LOGIC_VECTOR(15 DOWNTO 0); SIGNAL REG : REG_FILE_TYPE; SIGNAL acc : std_logic_vector(15 DOWNTO 0); ... REG(reg_number_out)(7 downto 0) <= acc(7 downto 0); Компилятор текущей версии квартуса 9.1 ругается на присвоение, говорит "expression has 8 elements, but must have 16 elements". Получается теперь в принципе невозможно работать с двумерными массивами в VHDL или должна быть другая конструкция? Прошу мне помочь.

Поясните для чего это нужно, не понимаю. Думаю, это конечно же пересчитанное значение, осцилограф довольно умный, сам говорит что включен режим 1:10, к тому же этим же щупом измерены все постоянные уровни +12В, + 4.8В, всё адекватно. Пока плата находится в монтаже, как придёт оттуда поисследую более тщательно зависимость усиления от амплитуды входного сигнала. Дырки вроде есть в достаточном количестве, прилагаю разводку:

К сожалению, под рукой индуктивностей нет, попробовать не могу, надо выбирать и заказывать, а чтобы заказывать компонент, хотелось бы себя убедить, что он исправит ситуацию. На данный момент я не уверен в понимании принципа работы элемента развязки. В даташите написано, что это должен быть RF Choke. Choke - это дроссель, RF - значит он должен правильно работать на высоких частотах: до нескольких гигарерц. Насколько я понимаю, прошу меня поправить, то основное требование к элементу "RF Choke", это пропускать через себя постоянный ток и не пропускать сигнал (иметь большой импеданс) на диапазоне рабочих частот. В моем случае, рабочий диапазон, ну скажем от 3-5МГц до 100 МГц. Вот характеристика для BLM18RK102SN1 Видно, что на 3МГц импеданс около 250 Ом, на 30МГц - 700 Ом. По-моему достаточно высокие значения. Вопрос почему же коэффициент усиления 15дБ пока остаётся открытым. Хотелось бы теоретически осознать причину.

Спасибо за ответы. С расчётом, чтобы проходили сигналы 3МГц и менее. Ёмкость С32 ставил, чтобы побороть возможный шум на питании +12В. А сигнал 30МГц по идее не должен проходить через дроссель. Спасибо, попробую наверное туда обратиться, хотя возможная причина, это, действительно, низкая частота 30МГц, последняя частота для которой приводятся данные в даташите - это 50МГц, далее наверное коэф. усиления падает. Но, кстати, это легко будет проверить, просто подать сигнал 50МГц, а то и 100МГц, и в другую сторону: 20МГц, 10МГц. Да, возможно, я перестраховался, но ведь BLM18RK102SN1 не ломает схему, должно работать. А по-подробнее что значит "интермодуляционные не смотрели"? Посмотреть сигнал спектроанализатором, и если есть высокие побочные составляющие, то делаем вывод, что усилитель в самовозбуде? Нужна высокая точка IP3.

Вопрос по применению усилителя типа Monolithic Amplifier от фирмы Mini-Circuits Диапазон применения: DC (постоянный сигнал) - 1 GHz Согласно спецификациям на микросхему ( прилагаю) усилитель на частотах в районе 50МГц имеет 25db усиления. GALI_74_.pdf GALI_74__GRAPHS.pdf GALI_74__VIEW.pdf В реальной схеме при подаче гармонического сигнала 30МГц намеряем около 15db усиления. Схему включения также прилагаю. Измерение усилителя провожу осциллографом, обычным щупом 1:10 в точках: до входного разделительного кондёра (вход рисунка) и после выходного разделительно конденсатора (выход рисунка). Намериваю 50мВ и 280мВ соответственно. Напряжение питания +12В, на выходе усилителя (пин 3) напряжение +4.8В, на входе усилителя (пин 1) напряжение +2.8В. Прошу спецов помочь разобраться в вопросе. Возможно в схеме включения ошибка, возможно измеряю как-то не так. ЗЫ: Прошу, если кто может, дать ссылку что почитать, чтобы понять принцип действия усилителей подобного типа. Спасибо.

ладно, не важно всё. просто меня интересовал смысл делать диаметр в разных слоях разными. Нужен в каком-то слое диаметр меньше, делай во всех меньший.

помимо такого способа копирования, можно ещё использовать румы

Я просто поинтересовался: какой смысл оставлять диаметр виашек во внешних слоях бОльшим, нежели каков он нужен во внутренних. Или я что-то не допонял в принципе? Подскажите, пож-та.

Используем шрифт Gost Type A. Если поставить Arial, всё нормально. Кто сталкивался с подобным, как и где поправить? Может у кого есть нормальный гостовский шрифт? Поделитесь пожалуйста. Спасибо!

Сгладить вручную диф. пары, никаких проблем, с помощью привязки, мы так всегда делаем. Тем более если у вас единичная линия.

А зачем уменьшать диаметр виа только для внутренних слоев? Тогда уж уменьшайте разом и во внешних. Зачем во внешних оставлять большой диаметр? Ради красоты внешнего вида? Я вот, например, всегда в критичных местах, использую виашки минимально допустимого диаметра для заданного класса платы, и соответственно такой же минимальный диаметр виашки во всех внутренних слоях, меньше нельзя

о, и то верно! :-) Так и сделаем. Спасибо за красивую идею.

Есть слой питания разделенный на ОЧЕНЬ МНОГО Split Plane, каждому из которых присвоена своя цепь (Net). Есть другой слой питания, полностью дублирующий первый. Можно ли каким-то образом скопировать все Split Plane c одного слоя на другой с сохранением цепей?

по команде Select-Inside Area :-( Компоненты попавшие в рамку выделения тупо не выделяются!? Причём в другом PCB-документе всё работает. Помогите, я уже всё облазил в менюшках что смог.

Тогда может быть поможете еще с 2 вопросами. При использовании интерактивного роутера в режиме поворота по 90 градусной дуге (рис. 1) происходит следующая аномалия. Кликаешь что бы зафиксировать дугу и вуаля – дуга фиксируется и ты снова в режиме разводки и снова с центра пина (рис.2). Как с этим быть? Рисунок 1. Рисунок 2. И второе. Попробывали по вашим советам разводить диф пару через интерактив. Была мысль ускорить процесс разводки, а заставив роутера сделать отступ в соответствии с правилами клиренса (рис. 3). Однако при подведении дуги близко к любому объекту роутер переключается в разводку линиями под 90 градусов (рис. 4). Может быть у нас что то не так с правилами? Рисунок 3. Рисунок 4.

ситуация ясна, всё грустно...

Здравствуйте! Не получается заставить Designer разводить дифференциальные пары с поворотом по 90-градусной дуге. Это принципиально возможно? Если такой прямой возможности всё же не заложено, то какие обходные методики мог бы кто-нибудь предложить по разводке диф. пар 90-градусными дугами? Спасибо. PS: Понятно, что на худой конец придётся разводить с помощью Place Arc.