Alex77

Ну что... на вентилятор по новой накидываете ? Азбучные основы цифровой схемотехники для вас явно не авторитетны.

USB 3.1, 3.2 - это про скорость интерфейса, а не про скорость работы USB-флэшки. не надо путать тёплое с мягким.

В первую очередь скорость ограничена USB-флэшкой,

Хоть сегодня и не пятница - но то же нормально. Порадовала фраза "есть, и их много . ... их обозначили тут крестиками - там схема. Называется электронным ключом" Только что стёк под стол... ржалнемогу...

0) там как бы до кучи депрекатед для VITIS_HLS . Предлагают переходить на "универсальный редактор" Vitis IDE (тот что VSCode по сути). да и с Эклипса туда же всех сгоняют. 1) у меня "удава нет" - нет проблем. с другой стороны вивада она же под себя все нужные пути настраивает при запуске. как может "удав" дурно влиять? 2) пример команды ? 3) хз - без надобности 4) это Vitis IDE так чудит? Демо пример для spartan-7 на Microblaze - сходу не собрался. MIG чудит... (есть нюансы)

тут хз. надо "живьём" смотреть. у меня ни сапра ни документации на оное.

да. чем меньше длина провода от выхода (160) до входа триггера на 160 - тем лучше

это в документации на сапр надо читать (при условии что эта фишка есть)

По теме: 1) Тригерр по 50 не всегда нужен 2) двойное тактирование на 160 принято оформлять одним процессом 3) требуется добавлять ограничения чтоб оные триггера размещались рядом 4) и да, он нужно тем или иным ограничением развязать сигнал данных между 50 и 160 (как вариант False Paths) - но только в этом месте 5) более подробного и понятного пдф я не видел - практически на все случаи...

Собственно начали обновлять документацию. В DocNav уже есть "ссылка" на 2024.1 пс: ну вот уже и обновили страничку загрузок. общий вес всего и вся 108гб Vivado 2024.1 Release Highlights General Access of MicroBlaze™ V soft processor (based on RISC V Open-Source ISA) QoR (FMAX) Enhancements for Versal Devices Optimized clocking and P&R across SLR boundaries (for multi-SLR Versal devices) User-controlled retiming during physical optimization User-controlled clock tree selection for clock skew minimization Dynamic Function eXchange (DFX) Enhancements Enhanced reporting of DFX designs to assist with design closure Add support for tandem configuration and DFX targeting Versal SSIT devices to meet PCIe® timing requirements Power Design Manager Added Zynq™ RFSoC family support Built-in graphs for what-if analysis and visualization of power categories Ability to export PDM content to spreadsheet for fast information sharing

на халяву и уксус сладкий. оный "журнал" это частная инициатива. не нравиться - не читай. в целом и в частности - если думать о "светлом будущем" - то да, товарищ "редактор" нужен. иначе останемся на уровне аналогичных "бложиков".

Ну если глянуть в "буржуйские бложики" - так там кто в лес, кто по дрова, а кто и в ноты не попадает...

позавчера полистал

в пдф-е