alexadmin

Сложилось ощущение, что сам virtex установлен на эту плату с помощью фотошопа.

Приведите постановку задачи и оригинальный код, т.к. то что здесь написано - полный ахтунг. Тогда можно будет сказать что-то определенное.

1. Вам надо в рамках Matlab/Simulink создать модель на основе компонентов из Altera DSP Builder Blockset 2. Добавить в эту модель служебный блок Signal Compiler 3. Открываете этот блок и в нем на закладке Advanced нажимаете Synthesis 4. Дожидаетесь окончания процесса 5. При обнаружении ошибок, устраняете их и переходите к п. 3 6. Идете в каталог .\%MODELNAME%_dspbuilder\db\ и оттуда копируете в свой рабочий каталог все файлы *.vhd, *.v, *.tdf, *.hex 7. То же самое проделываете и с каталогом .\DSPBuilder_%MODELNAME%_import\ 8. Конец Не самый прямой, но проверенный метод.

Запускаете синтез проекта из DSP Builder, после чего из созданного каталога (db ?) берете все *vhd, *tdf и *v файлы.

Можно предположить, что светодиодики у вас горят в пол-силы? ;-) Попробуйте задержек поставить.

Хе-хе. Был у меня в 7.2 проект сделаный в dsp builder. Начал падать при внесении небольших изменений в проект. Переименуешь как-нибудь сигналы-подкомпоненты - опять живет. Потом совсем умер. Пришлось уползать на восьмерку. Там, правда свои приколы, но столь явных косяков уже не было.

У вас по тем или иным причинам не подключен тактовый сигнал (оторванный проводник в схеме, ошибка в имени и т.д.). Проблема, естетсвенно не в альтеровском файле, а в том компоненте, где вы эту память используете.

В продолжение темы - в Q8.1 багу исправили, причем способом, отличным от приведенного в ссылке. Т.е. мегафункция, поправленная описанным образом, будет создавать неправильную временную диаграмму.

Странно это. Не знаю, как в восьмерке, м.б. все сломали, а в 7.2 при установке dsp builder спрашивается для какой инсталляции матлаба его необходимо установить - выдает список всех имеющихся версий. Торкаете мышкой в нужную и готово.

Вообще квартус сам должен замещать, если есть такая возможность. Если нужно наверняка - сгенерите компонент Shift Register (RAM-based) в мегавизарде.

С вероятностью 90% выне создали собственно сам проект. Идете File->New project wizard. Тот файл, который вы нарисовали, добавляете как модуль верхнего уровня (top-level entity).

Реально я тоже не сталкивался, однако в синтезаторе квартуса есть вот такая опция: Power-Up Don't care Causes registers that do not have a Power-Up Level logic option setting to power up with a don't care logic level (X). A don't care setting allows the Compiler to change the power-up level of a register to minimize the area of the design.

Неправильно. Регистр есть, но только один: MAX_reg. Поскольку вы все это собрали как компоненты верхнего уровня, то все входы и выходы - пины микросхемы. Отсюда и выходит, что нету путей от регистра до регистра, о чем компилятор и сообщает. Если вам надо оценить скорость вашего устройства - поставьте дополнительные регистры на все входы и выходы. Лучше по два.

1. Конкретно не сравнивал. Дизайны разные. Просто общее ощущение от работы. Virtex 4 SX там и Cyclon 3 альтеровский. 2. Констрейны на частоту работы. Индивидуально для каждого из клоковых доменов. 3. Порядка 30-50% и логики, и dsp, и памяти. 5. Xilinx 9.2 (с год назад дело было). Quartus 8.1 Времянка, естетственно, впритык либо не укладывается. Так вот с квартусом неоднократно уже наблюдаю такую штуку, что все более-менее ровно оказывается, а 5-10 путей мегагерц на 15 хуже. После переразводки проходит. Речь идет о частотах порядка 150 МГц.

Вот только ISE мне всегда давал стабильные результаты по частоте, с расбросом процент-два. А quartus типа все сделал за 15 минут, а времянка от случая к случаю легко может процентов на 10 уехать.

Подобные глюки могут быть когда потроха отладчика жестко не проходят по времянкам. Попробуйте для начала взять проект типа вход-триггер-выход и поэкспериментировать на нем.

1. Пишите имя шины: MyBus[15..0] - получаете 16-разрядную шину. Если в другом месте пишите MyBus[15..7] или MyBus[0] - получаете доступ к кусочку шины или отдельному биту. 2. Не совсем понял, вам подкомпонент нужен на схеме? Тогда создаете этот компонент в виде отдельной схемы/vhdl/итд, идете File-> Create/Update-> Create Symbol. Это вы создали символ (интерфейс). Дальше в вашей схеме верхнего уровня открываете окно добавления нового блока и в библиотеке вашего проекта находите вновь созданный символ.

Возьмите altmult_add и установите число умножителей равным 1. Будет ровно то, что хотите. Плюс надо на второй страничке выключить дополнительный регистр, который по умолчанию ставится после сумматора (когда он есть).

Когда-то читал статью, как у Virtex можно извлечь встроенный configuration clock на пользовательский уровень и работать от него. За давностью лет подробностей не помню. Может быть и в вашем случае попробовать посмотреть в эту сторону?

Не хочу показаться занудливым, но есть мнение, что 11 Мб/с через 100 Mbit ethernet может и не пролезть, особенно для протоколов верхнего уровня (могут начаться проблемы со стороны ПК). Я бы рассчитывал на 8-9 Мб/с как реальный максимум.

Для меня, кстати, большая загадка, как эти деятели из Альтеры предполагают совмещать в системе оригинальный драйвер от FTDI для соответствующих чипов и их поделку для usb blaster. То что VID-PID разные это понятно, но вот имена файлов одинаковые и все валится в \windows\system32. И у меня есть ощущение что при разнице в версиях этих драйверов в года два-три проблемы вылезут.

Там универсальности не получится ибо порождается схема определенной структуры (естественно с определенным числом умножителей и т.д.). Разве что под универсальностью понимать способность забить в окошко ввода вектор коэффициентов любой длины ;-) Ну а алгоритмические вещи куда как удобнее писать на чистом вхдл

Это у Светлановской площади (где МСЧ), те которые то стоят периодически, то индикатор у них глючит? Забавно. сколько раз ездил мимо, почти каждый раз думал - неужели "Светлана" хотя бы часы себе нормальные сделать не может ;-)

Здесь примерно то же, что и при разработке ПО: писать на асме, cи или жабе. Пока железо дороже времени, пишут на первом. Когда начинает дешеветь - переходят к последующим. имхо fpga дошли до того уровня, который укладывается в "начали дешеветь".

Не знаю, применимо ли это конкретно к ACEX, но в целом надо смотреть на параметр MAXIMUM_DEPTH от altsyncram. В вашем конкретном случае его надо поставить равным 512.