Понтяно.
А, вообще, есть ли в VHDL(без привязки к мегафункциям quartus-а) какой нибудь тип или класс, с помощью которого можно реализовать двупортовую память размером 1024х32 с разными клоками на чтение и запись?(+ защелки на чтение и запись)
Или просто можно сделать так:
-------------------------------------------
type RamBlock is array(0 to 1023) of std_logic_vector(31 downto 0);
signal RAM : RamBlock;
signal WR_ADDR: integer range 0 to 1023;
signal WR_DATA: std_logic_vector(31 downto 0);
signal WR_EN: std_logic;
signal RD_ADDR: integer range 0 to 1023;
signal RD_DATA: std_logic_vector(31 downto 0);
if ((WR_CLK'event) and (WR_CLK='1')) then
if (WR_EN='1') then RAM(WR_ADDR) <= WR_DATA; end if;
end if;
if ((RD_CLK'event) and (RD_CLK='1')) then
RD_DATA <= RAM(RD_ADDR);
end if;
--------------------------------------------
И если сделать так, то разместит он в блоках RAM это или нет?
И еще вопрос по защелкам WR_ADDR, WR_DATA ...
С CycloneIII были проблемы, компиллер ругается что нельзя делать блоки RAM без защелкивания адреса и данных.(асинхронный вариант)
Хотя для Acex1K можно было.
