Перейти к содержанию
    

Yuri124

Участник
  • Постов

    769
  • Зарегистрирован

  • Посещение

Репутация

2 Обычный

Информация о Yuri124

  • Звание
    Знающий
    Знающий

Посетители профиля

2 974 просмотра профиля
  1. Как я понимаю - анализатор при анализе разводки (расположения в кристалле) проекта вычисляет временные задержки исходя из наихудшего возможного (что заложено/отражено в документации/программе анализа) (для анализируемого температурного диапазона). Т.е., условно говоря, при вычислении setup предполагается, что элементы в кристалле наиболее медленные, при вычислении hold - быстрые. При этом он еще считает, что данные проходят с наибольшей задержкой, а клок - с наименьшей. В результате на практике (в железе) запросто может оказаться, что все работает, несмотря на то, что анализатор показывает красное (насчитал нарушение времянки) - поскольку реальный кристалл будет скорее всего не на самых краях указанного для него технологического разброса задержек. По частоте может на хватить и 10-15%, а работать будет. Если "забить" на это - то в дальнейшем - как повезет, какие попадутся кристаллы в серии изделий (с какой реальной задержкой), какая будет температура, насколько верные параметры заложил в свой софт производитель. Даже - не пожалел ли термопасты (или наоборот - не жирно ли ее намазал) сборщик при установке радиатора на микросхему. Ну или блок питания попадется с вых напряжением на границе допустимого, конденсаторы в фильтрах питания будут с отклонением не в плюс, а в минус, или через полгола-год эксплуатации деградируют... Так что лучше, если все же "красного" анализатор не покажет.
  2. В Вашей таблице есть варианты - C8/I7 и C7/I6. А какую семерку Вы имеете в виду... Поскольку микра GW2AR-LV18EQ144C8/I7, то нужно выбирать где C8/I7 ятд.
  3. так под этот параметр, как я думаю, и микросхему соответствующую нужно применять в реальности. С соответствующим SpeedGrade-м. Есть ли их у Вас в наличии или доступности...
  4. Как Вы этот квадратик/треугольник ни назовете - ключ, мультиплексор, коммутатор шины, просто транзистор - это ничего не изменит. В аналоговой схемотехнике применяются аналоговые коммутаторы, представляющие из себя внутри по сути полевой транзистор, коммутирующий сигнал со стока на исток и обратно. Управляется напряжением на затворе. Такие же коммутаторы применяются в цифровой схемотехнике - например, в преобразователях уровня сигнала (когда нужно от логики с 3,3В питанием перейти к микросхеме с 1,8В питание, например). Ничто по сути не мешает применить подобный принцип в шинных коммутаторах. Тешить себя мыслью/надеждой о том, что они работают (передают сигнал) со входа на выход мгновенно, даже если управляющий сигнал на затвор подан очень заранее - не стоит. Для того, чтобы это понять, нужно, как Вы пишете, почитать книг по схемотехнике (наличие сопротивления между входом и выходом такого коммутатора, конечную скорость распространения эл-магн волны и наличие паразитных емкостей никто не отменял). Даже если Вы примените параллельное распространение, блоковый принцип или придумаете к-л еще термин/понятие - словесная казуистика физических законов нашего мира не отменит. Почитайте документацию на подобный коммутатор/преобразователь - там будут указаны все времена - и при заранее поданном управляющем сигнале (т.е. входящий сигнал "как бы без задержек" напрямую поступает на выход), и в том случае, когда прохождение сигнала обусловлено управляющим сигналом. Но вот в FPGA конкретно таких коммутаторов, предоставляемых в распоряжение пользователю, почему-то нет. Те отмеченные крестиками ключи используются совсем для других целей - сконфигурировать при старте микросхемы нужную Вам конструкцию. Всё. Далее при работе устройства эта структура до перезагрузки/реконфигурации не изменится. А реконфигурация происходит дааалеко не мгновенно. Как устроены эти крестики - я не знаю. Возможно - именно как одиночный транзистор. Если даже так - он передаст сигнал через себя (даже будучи уже сконфигурированным - т.е. уже заранее открытым) - далеко не мгновенно - достаточно посмотреть отчет трассировщика после конфигурирования схемы, там расписывается время прохождения сигнала в каждом кусочке кристалла. Но даже если представить себе, что Вы сами изготовили микросхему - создали в кремнии нужную Вам структуру из вот таких вот транзисторов, озаботившись минимальными паразитными емкостями на путях прохождения сигналов - не стоит рассчитывать на то, что Вы сможете соединить тысячу (или даже сотню) таких ключей последовательно и пропустить через них сигнал мгновенно. Ведь его уровень по мере прохождения будет уменьшатся, фронты заваливаться - поскольку в такой схеме не будет усиления, а только ослабление уровня сигнала по мере прохождения его от элемента (крестика) к элементу. И все равно придется ставить промежуточные буферные усиливающие каскады. Может быть еще и по этой причине разработчики FPGA не балуют пользователей такими "крестиками"... - не знаю.
  5. Это - Рисунок 4. Пример запрограммированного участка FPGA? Вам слово "запрограммированного" ни на что не намекает?
  6. Следует. Если длины отдельных сигналов в шине не выровнены. Ну и еще учитывается разница в распространении сигналов от пина чипа до его внутреннего вх/вых блока.
  7. Электронный ключ - в мою молодость так называлось устройство для передачи текстов азбукой Морзе. Сейчас - устройство для осуществления доступа к ч-л (в квартиру, к кошельку, к аккаунту или необходимой для работы программе). Думаю, это неполный перечень. Ваше устройство ближе к аналоговому коммутатору - которых в FPGA в виде доступных "кирпичиков" попросту нет. "Жаргоны сантехнические" говорите - вам же посоветовали литературы, где можно ознакомиться с этой "сантехникой". Да и в документации на FPGA с их помощью "воду готовят" - читайте, изучайте, непонятное - спрашивайте. Но Вы - на своей волне... Успехов в проекте!
  8. хорошо заданный вопрос содержит половину ответа. Для этого необходимо, чтобы вопрошающий хорошо представлял себе суть вопрошаемого. Вам неоднократно указывали на конкретные пробелы в Вашем представлении - но Вы, в силу незнания/нежелания понять/невозможности понять (осмыслить) - [выберите любое по Вашему желанию] - не в состоянии понять/принять эти ответы...
  9. Вы выдернули одно единственное слово из очень длинного контекста, не потрудившись даже вникнуть в смысл сказанного Вам! Это мое предположение основано на кое-каком (относительно гуру этого форума - очень небольшом) моем личном опыте реализации вот примерно, по сути, такой же схемы, как у Вас - только без 3-стабильных элементов и каких-то "согласующих" резисторов внутри кристалла FPGA. Так вот, к моей радости, синтезатор смог уложить требуемую логику (относительно длинные цепочки, если бы их реализовывать по Вашей схемотехники - отдельными ЛЭ, типа как в 555ЛА3) в нечто более короткое по длине (и - соответственно, более быстродействующее), используя имеющиеся в ПЛИС 6-входовые LUT. поясните, пожалуйста, а что это такое - "согласующий резистор"? В ВЧ технике (RF, всякие скоростные интерфейсы) - я понимаю, что это такое, как оно работает, и зачем это нужно. Внутри FPGA - что это такое может быть? Вот я многократно читаю в Ваших постах слово "логика". Но - в упор не вижу логики в этом высказывании. Вы не понимаете смысла "последовательная цепь"?! Если цепь - последовательная, то и спички кладутся последовательно (т.е. - друг за дружкой, начало (чистый конец) одной к концу (серная головка) другой). И даже если эту таким образом склеенную цепь свернуть в спираль или сложить зигзагом - длина пути сигнала от начала всей цепи к ее концу останется равной сумме длин спичек. А "если вы сложите множество спичек рядом" - это таки параллельная цепь! Точнее - параллельно расположенные цепи. А кто Вам может запретить проектировать что-то свое и по-своему?! И правильно откомпилировать тоже никто не помешает - если что-то будет не так, компилятор (синтезатор) выдаст предупреждение/сообщение об ошибке, и - либо Вы не получите нужного быстродействия, либо - Вам придется делать правильно и, соответственно, компилировать тоже правильно...
  10. несколько тактовых сигналов. Если я правильно понял вопрос - то в первых процессорах так оно и выполнялось - такт на выборку инструкции из ROM, затем - выборка (загрузка) операндов, такт (или больше) - на выполнение команды. А то и микропрограммы...
  11. Как Вы глубоко звблуждаетесь... Проверить правильность Ваших предположений не просто, а очень просто - возьмите компилятор, опишите схему из , скажем, тысячи последовательно включенных ЛЭ (на самом деле синтезатор не поставит тысячу этих эл-тов последовательно, а, используя ресурсы микросхемы, оптимизирует схему - предполагаю, цепочка растянется не на 1000 ЛЭ, а "всего лишь" на пару-тройку сотен ЛУТов. И посмотрите, на какой частоте будет заявлена гарантированная работоспособность этой схемы. ЗЫ когда-то оценивал время прохождения сигнала через одну схему, если ее разрисовать обычными ЛЭ - цепочка составила бы в длину порядка сотни ЛЭ. Время задержки синтезатор оценил в около 100 нсек - т.е. частота работы ее составила бы максимум 10, ну, пусть даже 15 МГц - с учетом того, что программа при таких расчетах исходит из худших возможных таймингов микросхемы. И это еще "пробовалось" в практически пустом кристалле достаточно мощной ПЛИС (занято было всего единицы процентов ее логических ресурсов, с 6-входовыми ЛУТ...
  12. Есть время задержки выхода элемента из Z-состояния, есть время передачи сигнала со входа на выход, если элемент уже не в Z-состоянии. Кмк, Вы правы в том, что, если буф. элемент уже выведен их этого Z-состояния, то прохождение сигнала с лог входа на его выход произойдет быстрее (можно посмотреть цифры , приведенные в даташитах на такие буферы для обычных микросхем, не FPGA. Но время прохождения сигнала даже через транзистор далеко не нулевое. Даже если представить себе, что этот транзистор в данный момент времени представляет собой открытый канал полевого транзистора - у него будет сопротивление, нагруженное на втором выводе (выходе ЛЭ) какой-то пусть даже мизерной, но - емкостью. Как на самом деле реализованы в кремнии эти элементы - не интересовался, может оказаться, что они сложнее (т.е. еще медленнее). Кроме того, как Вам уже сообщали, такие буферы встроены в выходные блоки микросхем FPGA, они могут уметь выполнять более сложные функции - отсюда следует их возможное усложнение за счет потери скорости. Поэтому и рекомендовал бы ознакомиться с ассортиментом микросхем, уже реализованным в таком железе (например, серия 74AC) - возможно, ознакомившись в различными временами задержек в них, Вы сможете подобрать более оптимальный вариант построения Ваших блоков.
  13. на какое время? прописать время задержки в файл sdc...
  14. Извините, но Вы "решили" задачу способом - разбросав по полю грабли. Вам же объяснили, что этих элементов внутри FPGA просто нет... Вам же в самом начале темы предложили применить многовходовой элемент И или ИЛИ (в зависимости от потребности). Нарисует Вам симулятор то, что Вашей душе угодно - а как потом это "в железе" физически реализовать?
  15. а можно подробностей - чем Вас "традиционные алгоритмы" не устраивают? И пару слов про Ваши алгоритмы?
×
×
  • Создать...