RGMII интерфейс делается в 2х вариантах:
1) Center-aligned - когда надо формировать клок TX запаздывающий на 90*
2) Edge-aligned - клок нужен синхронный с данными, приемник сам задерживает этот клок
У меня 2й случай. Поэтому убрал задержку клока.
Взял от интела рекомендованые констрейны для него:
proc constrain_rgmii_output_pins_edgealigned { name src_clk clk_src clk_pin data_pins } {
puts "Inserting timing constraints for RGMII edge-aligned output pins $name"
puts "RGMII clock : $src_clk"
puts "RGMII clock source: $clk_src"
puts "RGMII clock pin: $clk_pin"
puts "RGMII data pins: $data_pins"
##1ns setup time and 1ns hold time
##
create_generated_clock -name "${name}_tx_clk_125m" -source [get_pins "$clk_src"] [get_ports "$clk_pin"]
set_output_delay -add_delay -clock [get_clocks "${name}_tx_clk_125m"] -max -1 [get_ports "$data_pins"]
set_output_delay -add_delay -clock [get_clocks "${name}_tx_clk_125m"] -min -3 [get_ports "$data_pins"]
set_output_delay -add_delay -clock [get_clocks "${name}_tx_clk_125m"] -max -1 -clock_fall [get_ports "$data_pins"]
set_output_delay -add_delay -clock [get_clocks "${name}_tx_clk_125m"] -min -3 -clock_fall [get_ports "$data_pins"]
set_output_delay -add_delay -clock [get_clocks "${name}_tx_clk_125m"] -max -1 [get_ports "$clk_pin"]
set_output_delay -add_delay -clock [get_clocks "${name}_tx_clk_125m"] -min -3 [get_ports "$clk_pin"]
set_output_delay -add_delay -clock [get_clocks "${name}_tx_clk_125m"] -max -1 -clock_fall [get_ports "$clk_pin"]
set_output_delay -add_delay -clock [get_clocks "${name}_tx_clk_125m"] -min -3 -clock_fall [get_ports "$clk_pin"]
# set_clock_groups \
# -exclusive \
# -group [get_clocks "$src_clk" "${name}_tx_clk_125m"]
# Set multicycle paths to align the launch edge with the latch edge
set_multicycle_path 0 -setup -end -rise_from [get_clocks "$src_clk"] -rise_to [get_clocks "${name}_tx_clk_125m"]
set_multicycle_path 0 -setup -end -fall_from [get_clocks "$src_clk"] -fall_to [get_clocks "${name}_tx_clk_125m"]
## edge-aligned output
## Set false paths to remove irrelevant setup and hold analysis
##setup time, set false path, rise-->fall, fall-->rise
set_false_path -rise_from [get_clocks "$src_clk"] -fall_to [get_clocks "${name}_tx_clk_125m"] -setup
set_false_path -fall_from [get_clocks "$src_clk"] -rise_to [get_clocks "${name}_tx_clk_125m"] -setup
##hold time, set false path, rise-->rise, fall-->fall
set_false_path -rise_from [get_clocks "$src_clk"] -rise_to [get_clocks "${name}_tx_clk_125m"] -hold
set_false_path -fall_from [get_clocks "$src_clk"] -fall_to [get_clocks "${name}_tx_clk_125m"] -hold
}
времянка setup-hold теперь ожидаемая - выровнены совпадающие перепады клоков.
но ошибка Port Rate так и осталась
