![](https://electronix.ru/forum/uploads/set_resources_23/84c1e40ea0e759e3f1505eb1788ddf3c_pattern.png)
![](https://electronix.ru/forum/uploads/set_resources_23/84c1e40ea0e759e3f1505eb1788ddf3c_default_photo.png)
Uree
Свой-
Постов
5 825 -
Зарегистрирован
-
Посещение
-
Все нормально с софтом, а вот что у вас там происходит это вопрос.
-
Расчет волнового сопротивления
Uree ответил fademike тема в Работаем с трассировкой
-
Расчет волнового сопротивления
Uree ответил fademike тема в Работаем с трассировкой
Он будет стараться собрать то, что мне хочется, на тех материалах, которые у него есть. Нет у них как таковых типовых/ходовых сборок, каждый заказывает как придумает и стэк зависит от задачи. Подходы к задачам могут использоваться типовые, а результаты всегда будут разными. И стэк, заказываемый год назад запросто могут не суметь повторить сейчас, потому что материалы на складе другие, и все равно будут лепить по своему, подстраивать трассы/зазоры и т.д... Четсно говоря не знаю, что там написано, но можно и так и эдак: и Вопрос какая будет степень связности в этих парах. -
Расчет волнового сопротивления
Uree ответил fademike тема в Работаем с трассировкой
С чего вдруг такая математика? Там нет прямой зависимости, особенно в случае диффпар. И что там у резонита - понятия не имею. -
Расчет волнового сопротивления
Uree ответил fademike тема в Работаем с трассировкой
Производитель _всегда_ будет стараться подсунуть то, от чего ему нужно избавиться. Особенно если речь не идет о серии в десятки тыс. плат в неделю и на пять лет вперед. Так что на них всегда нужно давить. -
Расчет волнового сопротивления
Uree ответил fademike тема в Работаем с трассировкой
Не самый удачный стэк... Для препрега 51мкм на внешних слоях будет трудно сделать нужную геометрию - слишком узкие трассы будут получаться. Стоит ориентироваться на 65-75мкм. Ну внутренних тоже криво получается - слои питаний ближе к сигнальным, чем слои земли - где возвратные токи будут течь? По питаниям?:) Надо наоборот выбирать ядра потоньше, а препреги потолще. Диэл. проницаемости порядка 3.9/3.3 реальны для хай-спид/РФ диэлектриков на частотах в единицы/десяток ГГц, которые дорогие, слабо доступные и в таком дизайне совершенно не нужные. Реальные цифры порядка 4.2-4.4 для ядер и 4-4.2 для препрегов. Я бы советовал пересмотреть стэк, чтоб был более вменяемым. -
задание свапируемости пинов в символе ПЛИС
Uree ответил PorychikKize тема в Cadence
Насколько я знаю сигналы между секциями свапировать нельзя при каком угодно значении PIN_GROUP. Это просто в корне порушит схему, когда в одной секции будут собраны пины из разных секций. Пинам, которые не нужно свапить, можно просто ничего не задавать в PIN_GROUP. Как и есть по умолчанию. И да, ответ с 18-го года уже можно бы обновить. Тогда я писал имея опыт работы до версии 16.6 и там свап был не самым удобным. В последних версиях уже именно то, что нужно - на плате не нужно искать пины для свапа, достаточно кликать по трассам, к этим пинам подключенным, главное чтобы это была трасса без доп. контактов(типа подтяжки или чего-то подобного). Плюс эта трасса может быть на любом слое, главное чтобы начиналась с пина ПЛИС и была "висящей". А на схеме теперь меняются не только номера пинов, как раньше было, но полностью, номер и имя этого пина. В итоге полностью меняется расположение пинов в секции после свапа, но номера<->функционал(описание) пина сохраняются синхронизированными. В общем могу только порекомендовать пользоваться свапом. Реально упрощает жизнь и ускоряет работу. -
А, тогда проще установить. Причем лицензия не нужна, достаточно самого пакета, из которого альтиум сам использует некоторые модули чтобы вытянуть данные из brd-файла. Вопрос только умеет ли он уже работать с последней версией софта(17.4) или до сих пор интерфейс настроен на старшие версии.
-
Короткая регистрация и скачивайте Free Physical Viewer непосредственно с сайта Cadence. Это будет проще, чем разбираться с целым пакетом, тем более если не проедполагаете в нем работать.
-
Ну так стэка де-факто нет - все приведенные на втором скрине цифры, это параметры слоев по умолчанию, в реальном дизайне так никогда не будет. Так что ищите инфу о стэке референса, на который ориентируетесь.
-
Скрин пригодился бы. Ну и толще... толщина меди имеет значения, равно как и ширина и зазор. Что именно все-таки не совпадает, толщина или ширина? Что с etch-factor? Учтена ли толщина металлизации? Учтена ли солдермаска? Какое Er использовано в расчете?
-
Этот индикатор включается по умолчанию при трассировке/редактированию сигналов с констрейнами длины/времени.
-
Ну вы уточняйте, о чем именно речь... Отображение зазоров? Отображение RDly?
-
??? Разделы СМ не формируются и не задаются, они есть и все. А вот в них уже задаются нужные правила/ограничения дизайна. Ну и вообще намешали понятий - CSet это Constraint Set и его можно создать в каждом из разделв СМ. XNet это eXtended Net и они создаются заданием Espice-модели последовательному компоненту в цепи. Bus - шины - можно создавать как в СМ, так и на схеме, собирая сигналы в шину. Match Group создаются и конфигурятся в разделе Electrical -> Net -> Relative Propagation Delay. Диффпары можно задать уже в схеме и передать в РСВ, а можно в СМ с РСВ.