Serhiy_UA

_pv, Огромное спасибо за точный и быстрый ответ! Все так, как и хотел.

Немного не то, что хотел получить. Каждая из цифр должна встречаться в сочетании из шести других только один раз. А здесь, например, "0" и "1" сразу встречаются уже несколько раз. #include <iostream> using namespace std; int D0,D1,D2,D3,D4,D5; //----------------- int main() { for (int i = 0; i < 6*6*6*6*6*6; i++) { D0 = i%6; D1 = i/6%6; D2 = i/(6*6)%6; D3 = i/(6*6*6)%6; D4 = i/(6*6*6*6)%6; D5 = i/(6*6*6*6*6)%6; cout << D0 << D1 << D2 << D3 << D4 << D5 << endl; if (i > 10) break; } } /* Печать в консоли такая: 000000 100000 200000 300000 400000 500000 010000 110000 210000 310000 410000 510000 */

Есть учебная задача и в ней код, зашифрованный методом постолбцовой перестановки (транспозиции). Известна длина ключа к шифру – это 6 цифр от 0 до 5, но не известен их порядок следования. Расшифровку кода можно произвести только посредством программы с перебором цифр в ключе. Есть ли алгоритм позволяющий без повторений последовательно перебрать все сочетания этих неповторяющихся шести цифр.

Doka, информация о SERV RISC-V заинтересовала, не знал об этом, спасибо.

Picoblaze процессор покруче моего, он универсальный, гораздо быстрее и занимает места поболее. Мой процессор управляющий, от него большого быстродействия не требуется, и я стремился сократить занимаемые им ресурсы, так как его целевое применение - это малые FPGA около 6 тысяч. На FPGA 40-тысячники я ставил Nios II, и использовал его как универсальный, в том числе с TCP/IP. Ну и изобретать хочется, как же без этого, у меня есть авторские свидетельства на арифметические устройства, правда давно это было.

Вопрос скользкий, всегда найдутся варианты сделать иначе. Плата с FPGA у прибора маленькая, а в FPGA зашит главный обработчик. На плате еще аналоговые БИС, со своими интерфейсами и протоколами конфигурирования. А FPGA связан с ноутбуком, и он посылает команды, разберись на FSM, кому какую из них послать. Без софт процессора туго. На создание этого процессора с транслятором ушло полтора месяца, из них месяц на транслятор..

Работая с проектами где используются малые FPGA Cyclone-IV и есть много обменов с компьютером по USB-UART, решил все используемые для этих обменов FSM заменить на свой софт-процессор, основные особенности которого такие: - 8-ми разрядная CISC-архитектура, тактовая частота 25 МГц, число команд 22: - раздельные памяти для программ ROM, данных RAM и стека RAMSt (стек только для PC); - аппаратный узел UART на 57600 бит/с, с прямым доступом к RAM; - стилизованный под Си ассемблер, c своей программой на Python для трансляции и синтаксического контроля входного asm-файла. Программа формирует загрузочный mif-файл и протокольный lst-файл. Каким вышел софт-процессор можно почитать в файлах что в приложении. MB7.ZIP

Извините, что побеспокоил. On-Chip Memory перенесли в другую группу: Basic Function > On-Chip Memory > On-Chip Memory (RAM or ROM). Сразу не заметил.

Пытаюсь в Q17.0 вставить NiosII для EP4CE6E22C8, где хотел бы для памяти программ использовать On-Chip Memory. Но в библиотеке QSys не нахожу On-Chip Memory. Скрин доступной памяти прилагается и там внутренней памяти нет. Что делать?

Советую по теме С++ в МК посмотреть на http://mypractic.ru/uroki-stm32 , и в частности, на http://mypractic.ru/urok-13-razrabotka-i-ispolzovanie-klassov-v-c-sozdanie-klassa-obrabotki-diskretnyx-signalov-debounce.html, Там статья "Урок 13. Разработка и использование классов в C++. Создание класса обработки дискретных сигналов Debounce.". Но это все - простые примеры

HardEgor, согласен, придется идти и таким путем.

aaarrr и dimka76, спасибо за советы.

В одних Datasheet указывают соединить Exposed Pad с земляным полигоном, а в других таких указаний нет, в то же время пины для подключения GND у всех чипов имеются. Еще, есть указание на низко-эмпидансное подключение к GND. Это как-то сввязано с диаметром переходных отверстий на этих площадках (рабочая частота где-то 500 МГц)

Планирую разводку в Altium_Designer 4-х слойной платы смешанных сигналов, где 1-й и 4-й слои сигнальные, а 2-й и 3-й преимущественно под полигоны GND и питания. На плате будет до 15 чипов QFN с числом выводов от 16 до 56. Под каждым из этих QFN-чипов теплоотводящая квадратная площадка для пайки с аналогичной площадкой в 1-ом слое платы, от которой идут сквозные металлизированніе отверстия на противоположный 4-й слой. Полагаю, что на противоположном слое тоже должна быть подобная площадка. Так нормально? Еще, можно ли эти теплоотводящие площадки соединять с GND?

Буду пробовать искать что-то из SDR на одноплатниках.