[dProtasenua 0]

Нужно обеспечить одинаковые задержки клока, который генерируется PLL, до двух точек схемы (входов D триггеров). Как это сделать с помощью SDC? команды set_max_delay и set_net_delay не подходят - они работают только для внешних пинов, а у меня все происходит внутри ПЛИС.

[andrew_b 14]

Вы хотите странного. Объясните, для чего вам этого нужно. Возможно, вам это и не понадобится.

[alexadmin 0]

Вообще обе эти команды должны работать и для внутренних цепей. Другое дело, что у вас не получится: клоки распространяются по клоковому дереву, в котором практически нет места вариации задержек. Если заводить клок в логику, то задержка сразу вырастет катастрофически. Можно попробовать руками разместить ресурсы так, чтобы clock skew до этих точек был минимален. В общем самый правильный вопрос - действительно, зачем это надо?

[Avex 1]

Важно понимать, что в случае раздвоения клока на две ветки, переходные процессы в ветвях уже не протекают одинаково - всегда в одной ветке сигнал распостраняется быстрее чем в другой на некую величину, которая может варьироваться от миллионных долей процента до величины, сопоставимой с перидом клока. Т.е. в природе не бывает такого, что клок дошел в две точки одновременно, всегда есть некое скью, которое может быть и большим и малым, в зависимости от задачи, и при этом все работает, не ломается. Прэтому присоединяюсь к колегам - вопрос поставлен некорректно, чего то не хватает.

[Skryppy 0]

По идеи если вы пропишите требования к тактовой частоте, то компилятор итак сделает все что можно, чтобы расхождения в клоках были минимальными и ничего другого писать не надо. Если вам надо сделать клоки в противофазе, то фазу можно менять в mmcm блоках в больших пределах.

[Doka 1]

On 4/24/2019 at 5:27 PM, alexadmin said:

не получится: клоки распространяются по клоковому дереву, в котором практически нет места вариации задержек.

есть.. в относительно больших кристаллах при ручном плейсменте)

On 4/24/2019 at 4:53 PM, dProtasenua said:

обеспечить одинаковые задержки клока, который генерируется PLL, до двух точек схемы (входов D триггеров). Как это сделать с помощью SDC?

может посмотреть атрибуты типа  USER_CLOCK_ROOT  , CLOCK_DEDICATED_ROUTE и иже с ними?