Нужно обеспечить одинаковые задержки клока, который генерируется PLL, до двух точек схемы (входов D триггеров). Как это сделать с помощью SDC? команды set_max_delay и set_net_delay не подходят - они работают только для внешних пинов, а у меня все происходит внутри ПЛИС.
