Jump to content

    

nice_vladi

Свой
  • Content Count

    118
  • Joined

  • Last visited

Community Reputation

0 Обычный

About nice_vladi

  • Rank
    Частый гость

Контакты

  • Сайт
    http://
  • ICQ
    673360216

Информация

  • Город
    Томск

Recent Profile Visitors

1161 profile views
  1. > Эти переменные ищутся через ControlPanel\SystemProperties\EnvironmentVariables ? Да, я про них. > А переменную LM_LICENSE_FILE не нашла вовсе. В этой переменной, как правило, указывается путь до файла лицензии. Для квесты и для вивады точно так. Про остальных не помню, ква, вроде, тоже.
  2. Вангую ОС - windows. Поэтому, возможно, поставили какой-то другой софт типа vivado/quartus/questasim, который изменил переменную среды LM_LICENSE_FILE, в которой modelsim ищет путь до лицензии. Либо просто что-то в системе обновили, что изменило значение переменных среды.
  3. 3. Нет, я запускал через скрипты tcl. Что-то вроде vsim .... -L <library0> -L <library1> -L work tb_top.sv Бибилиотеки имел в виду верилоговские. С вхдл дел не имел, но думаю, там все +- одинаковое
  4. Видел такую ерунду, когда запускал IPCore от Xilinx в QuestaSim. Насколько помню, проблема решилась следующим образом: 1. Скомпилировать в Vivado библиотеки для симуляции; 2. Подключить скомпилированные библиотеки в симулятор; 3. При симуляции явно указать библиотеки. В пунктах 2-3 нужно обратить внимание, что бывают одинаковые компоненты (библиотеки), но некоторые имеют суффик _protected, или типа того. Их тоже нужно использовать. К сожалению, под рукой сейчас всего этого нет, поэтому малость сумбурно)
  5. Попробуйте утащить структуру + параметр в отдельный файл. Назвать его типа top.svh и в нужные модули (или даже в весь проект) подключать его директивой 'include "top.svh"
  6. Есть приписка, что клоки описаны, как exclusive группа. Вот я столкнулся с тем, что при ГРАМОТНОМ описании констрейнов - ничего не работало. Вот не поднималось - и всё тут. Поэтому пришлось колхозить, т.к. время очень поджимало. Вроде, все заработало, но покоя не дает - буду еще ковыряться. Всем спасибо за советы - буду применять =)
  7. Я думаю, что нет. Проверил отчеты квартуса - регистры не упомянуты как оптимизированные. В chip planner тоже они есть. CDC простой: по внешнему тригеру в АЦП посылаются 5 тактов частоты, АЦП отдает эхо: 5 тактов своей частоты + ДДР данные под этот клок. В ПЛИС ДДР данные принимаются на клоке АЦП, укладываются в сдвиговый регистр. По внешнему триггеру счетчик внутри ПЛИС сбрасывается, затем отсчитывает >>5 тактов (что бы ТОЧНО все данные из АЦП успели уложиться в сдвиговый регистр), и происходит перекладывание из сдвигового регистра, работающего на клоке АЦП на внутреннюю частоту. ДДР описаны корками Альтеры, все по канонам. Входные буферы задействованы корректно. Констрейны: Клок из ПЛИС на АЦП create_generated_clock -name adc_rd_clk[0] -source [get_pins {gen_adc_inst[0].adc__|clk_tx__|auto_generated|ddio_outa[0]|muxsel}] [get_ports {DCLK[0]}] Клок из АЦП в ПЛИС (эхо) create_clock -name adc_echo_clk[0] -period 120MHz [get_ports {DCO[0]}] Клоки exclusive. Дорожки на плате выровнены довольно точно (если не ошибаюсь, порядка 2 мм).
  8. В результате оптимизации модулей, колдовства с настройками синтеза и фиттера, удалось добиться приемлемых таймингов и работы схемы. Однако, квартус все равно не разложил регистры так, как полагается - в цепочку. На время забросил этот вопрос, но, чувствую, еще придется вернуться. Upd. Интересно, что квартус при агрессивном фиттере упрямо стягивает все регистры в одно место, тогда как при normal, хоть немного размазывает их по кристаллу - то, что мне нужно)
  9. Возможно, гуру верификации будут бить меня ногами, но тащить task в interface - как-то не логично. Интерфейсы должны просто соединять модули, классы и т.д. А вот внутри этих модулей и классов должны изменяться сигналы.
  10. Пробовал, но квартус их группирует с одного края кристалла, вместо того, что бы выстраивать цепочку от края для края. Директивы синтеза не спасли. Мб, что-то не так сделал, пробовал два-три регистра ставить - упрямо все в кучу скидывает) Не хочется настолько чёрную магию применять)) Чип всего на 60-70% заполнен, рассчитывал, что все прекрасно пролезет. Но - спасибо. Если не удастся уговорить квартус попробую ваш способ.
  11. Входной буфер уже задействован. Но он тактируется от внешнего же клока. Проблема, что потом данные, щелкнутые во входном буфере квартус тащит через весь чип.
  12. Всем привет, Случился затык: пытаюсь захватить входные данные с АЦП (ДДР) по клоку, отдаваемому АЦП. И все, вроде бы, ничего, но плата разведена так, что разные каналы АЦП пририсованы к разным сторонам чипа. В результате получаю разводку, как на картинке. И развалившуюся времянку на полном чипе. Хочу объяснить квартусу, что второй (нижний на картинке) регистр надо поставить ближе к входному. Входной ДДР буфер задействован. Констрейны описаны (входной клок, внутренние частоты). Буду признателен за советы)