Jump to content

    

yes

Свой
  • Content Count

    2940
  • Joined

  • Last visited

Community Reputation

0 Обычный

About yes

  • Rank
    Гуру

Контакты

  • ICQ
    Array

Recent Profile Visitors

11624 profile views
  1. NEC делает так (ну или похоже - заливает специальный клей под BGA) в индустриальную электронику для высоконадежных приложений и т.п. то есть специальные требования на расположение корпусов, чтобы эта лейка подлезть могла. ну и в готовых платах все залито чем-то типа эпоксидки --------- предполагаю, что это для защиты от вибрации и ударов - чтобы не оторвались шарики (точнее контактные площадки)
  2. фаб говорит, что нужно брать со смещениями GF22FDX_SC7P5T_116CPP_BASE_CSC36L_SSG_0P72V_0P00V_0P70V_M1P50V_M40C.lib.gz предполагаю, что это смещение в сторону увеличения Vt (reverse), но не разобрался что к чему относится в названии, наверно 0.7 это максимум из-за какого-нибудь прямого смещения (паразитного) диода, то есть к p-well (но нет пока времени разобраться) ------------------------------------- там активно продвигается технология адаптивной подстройки напряжения на подложку https://www.dolphin-design.fr/adaptative-body-bias-ip/ но мы не используем
  3. спасибо еще вопрос по поводу углов (PVT) для LVT библиотек - с процессом/температурой все так как и раньше, а вот с напряжением: присутствует 4-ре группы - первая Vcc core (так же как и раньше было); вторая - не знаю, всегда 0; третья и четвертая смещение карманов (как я понял) 0.7В и -1.5В то есть не 9 углов а больше ---------------- вопрос, какая из них worse (брать для сетапов синтезу)? GF22FDX_SC7P5T_116CPP_BASE_CSC36L_SSG_0P72V_0P00V_0P00V_0P00V_125C.lib.gz GF22FDX_SC7P5T_116CPP_BASE_CSC36L_SSG_0P72V_0P00V_0P00V_0P00V_M40C.lib.gz <--- ? GF22FDX_SC7P5T_116CPP_BASE_CSC36L_SSG_0P72V_0P00V_0P60V_M1P00V_125C.lib.gz GF22FDX_SC7P5T_116CPP_BASE_CSC36L_SSG_0P72V_0P00V_0P70V_M1P50V_M40C.lib.gz вообще, зачем для LVT дают библиотеки с этими смещениями? --------------- в дополнение к первому сообщению - для изменения порога кроме подачи напряжения используется еще и тип кармана (это для RVT / HVT, которые мне на практике не нужны, было просто интересно) картинка не из официальной документации, а какая-то статья из сети
  4. это взаимозаменяемые библиотеки, то есть техпроцесс один при этом внутри LVT (и SLVT) есть несколько библиотек с разной длиной затвора 20-36nm - соответственно чем толще, тем медленнее, но зато утечки меньше и по характеристикам эти LVT/SLVT практически перекрываются (типа самая быстрая LVT (20nm) практически такая же как самая медленная SLVT (36nm)), при одинаковой длине SLVT быстрее во всех библиотеках одинаковые ячейки одного размера (то есть взаимозаменяемы на лэйоуте для улучшения времянки) ------------------------ вопрос из любопытства - физически (конструкция ячейки на транзисторах) в чем отличие LVT и SLVT ? например HVT от LVT отличается полярностью *well (по нашему "карманов"?) - то есть HVT как по книжкам N транзистор в p-well, а LVT в n-well (flipped well) предполагаю, что SLVT отличается от LVT еще подачей смещения на подложку (forward biased), но тогда должен быть какой-то еще источник, какие-то ограничения на размещения LVT и SLVT ячеек рядом и т.п. практический вопрос - какие накладные расходы на использование SLVT элементов вместо LVT? кроме большой утечки, ес-сно ----------------------- я не очень в технологических тонкостях разбираюсь, поэтому если вопрос слишком примитивный или мое понимание неверно, прошу растолковать
  5. не могу найти доку по протоколам, описанием внутренностей (конфигурационных регистров) и т.п. похоже, что есть виндовый софт, который может программировать на отладочной плате - но нафига такая радость при производстве - непонятно конкретно интересуют NB3H60113G (WDFN8 2x2 корпус) NB3H73113G (QFN16 3x3) в этой вроде есть I2C шина, но что и куда по ней передавать... ну и в принципе, для любого OmniClock интересно. вообще подходы к использованию - может они их только на фабрике программируют (но виндовая приблуда есть + FT232 в качестве интерфейса - как-то хакать ее нет желания)
  6. там жи аналоговые сигналы (точнее аналоговая природа у цифровых) - посмотрите вольтметром, что показывает. наверно, сразу удастся на группы разбить и число вариантов перебора резко уменьшить потом можно резистор на землю/питание с тем же вольтметром, еще меньше вариантов останется (комбинаторика подсказывает, что 6, но это если JTAG без фантазии конструировали)
  7. спасибо, попробуем. вроде бы трансляторы в пакете падс про есть/были, когда-то смотрел. предположу, что дело не в трансляторе, а в каких-то ошибках внутри элементов нашей библиотеки
  8. разговоры идут, смотрим, но библиотеки так просто не сконвертировались. трассировщики говорят, что у них быстрее получается в классическом - предпологаю, что будем тянуть пока возможно. если честно, я так или иначе с PADS сталкиваюсь начиная с версии 2005.х - не особо заметил, чтобы там что-то развилось с тех пор. ну 3D добавилось, но им мы не пользуемся
  9. Standard+ насколько я понимаю все что отдается на производство делается в Standard+ - лицензия есть только на него
  10. еще раз большое спасибо за поддержку сейчас выбрали решение изменить топологию - переставить на топ и переразвести по поводу координат - важно было бы, чтобы затем исправленый файл можно было импортировать и не только "команды" для сборки но и топологию слоев. на самом деле экспорт asc и затем генерация из него eco или поправленного asc мной используется, но полностью формат asc я еще не разбирал - там-то все есть, но мне хватало какие-то атрибуты, рефдесы и т.п. из него доставать. в данном проекте "третья сторона" наделала своих библиотечных элементов УГО и футпринтов и там какие-то ошибки, импорт что схемы (txt), что платы (asc) не проходит. внутренний падсовский парсер сбивается на каком-то элементе и дальше, что схема, что плата считывается с ошибками (лог файл падс генерит на сотни килобайт) со схемой проще было, я выбросил все такие элементы (хорошо, что их всего пара штук была), тогда импорт заработал и какие-то операции, которые я делаю внешними скриптами прошли. ------------- да, я люблю, чтобы таких глюков не было и, например, тот же экспорт-иморт проходил без ошибок - но в реальности приходится отказаться от перфекционизма :)
  11. в PADS-е есть процедура экспорта в текстовый файл, переименования там слоев, затем импорта. По крайней мере, это единственный путь, который я нашел несколько лет назад, мне тогда надо было внутренние слои поменять, но насколько я помню - тогда у меня не получилось и я перерисовывал (ну и вообще я не особо разводчик плат, меня все эти кады просто бесят, даже альтиум. но приходится как-то взаимодействовать с производством и трассировщиками) с комонентами - согласен, не подумал. их надо "переворачивать" - то есть наверно достаточно было бы сделать не только свап, но и мирор всех слоев - в этом случае топология должна сохраниться, не ошибаюсь опять? Вроде бы делать такую операцию автоматом совершенно не сложно (если бы у меня были координаты всех элементов в доступном формате, то скрипт на питоне том же написать - пять минут upd: не все так просто, наверно, есть несимметричные футпринты, но в любом случае, что-то можно было бы сделать) ---------------------- по поводу layer setup (вы это подразумевали в PADS под именем stackup editor?) там можно манипулировать только пустыми лэйерами - то есть если хоть одно via в проекте есть, то ничего там не поменяешь. это я еще с прошлого раза помню :) причем сообщение об ошибке очень лаконичное, типа - "нельзя менять", если пытаешься добавить пустой лэйер и менять с ним (операции обмена то нет), то пишет "нельзя добавлять" :)))) ну и вопрос с переворотом компонентов топ<->ботом так не решить ---------------------- сообщение такое (автор англицким не очень владеет, поэтому это скорее всего гугловый перевод с японского на английский) On the board, the parts are mounted from the bottom layer, and thenthe parts on the top layer are mounted.J5 is a large component, so if you mount it first, it will drop outwhen you mount the top layer.Therefore, there is no problem if the side with J5 is on the top layer. So I think I only need to mirror. -------------------- там была некая переписка по поводу того почему бы им на производстве не помять порядок сборки сторон - но видимо нельзя -------------------- вобщем - переставляем разъем на топ
  12. то есть top поменять с bottom-ом, следующий внутренний слой с предпоследним и т.д. проблема в том, что есть несимметричные слепые отверстия. то есть при перевороте отверстие в слоях 1-6 должно перейти на слои 7-12, например. а это не получилось. возможно, что проще было бы переименовать герберы и файлы сверловки, но хотелось бы сохранить соответствие с "исходниками". по поводу герберов - тоже есть вопрос, можно ли это сделать в valor-е или в каком-то еще пакете по подготовке к производству автоматически? ---------------- это требование иноязычного заказчика, зачем - я не понял, объяснения мутные. возможно (но непонятно почему переворот не сделает их производство) порядок пайки на top и bottom важен
  13. а не будет от осциллографа больше вреда, чем пользы? во первых емкость щупа - требуются наверно какие-то активные, с емкостью в единицы пФ во вторых разводка хуже - нужно вытащить на верхние слои сигналы, поставить контрольные точки или под напаиваемык щупы футпринты (в DDR3 ODT есть жи, внешние терминаторы на D не нужны, да и с адресом. от топологии зависит) в гиперлинксе есть решение "одной кнопкой" - DDR BATCH mode - там мноое (все?) что нужно проверять - прошито.
  14. JAVA IDE

    под Java IDE подразумеваете Java VM на STM32 ? Оракль портированием джавы на такой проц вряд ли когда-нибудь озаботится, но вот гугль сразу находит варианты https://stackoverflow.com/questions/10856437/embedded-java-vm-for-cortex-m3 а если IDE - это IDE - дык это ж бубльгум Eclipse, я так понимаю это самая что ни на есть джава среда, просто потом ее засунули вообще всюду (плагины CDT и т.п.)