Jump to content

    

Yuri124

Участник
  • Content Count

    615
  • Joined

  • Last visited

Community Reputation

0 Обычный

About Yuri124

  • Rank
    Знающий

Recent Profile Visitors

1018 profile views
  1. Задержка одного сигнала всегда указывается - по отношению к чему (какому-то другому сигналу) она привязана. Т.е. есть первый аргумент - какой сигнал задерживается/опережает, и второй аргумент - по отношению к какому сигналу (или его местоположению на каком-то пине). Разработчик и должен выбрать - как ему правильно описать соотношения сигналов. Насколько понял - Вы выводите клок на пин для внешней микросхемы, она по клоку с задержкой выдает данные на входа ПЛИС - так? Можно писать не относительно ref pin, а CLK, формируемого на этом пине.
  2. Я бы писал оба констрейна. Такие констрейны я использовал для указания максимально допустимых задержек внутри ПЛИС - проект работал нормально. Думаю, что и для пинов такое подойдет. После сборки сможете проверить этот путь - какая получилась задержка на самом деле.
  3. сигнал с пина (физического вывода микросхемы) должен дойти внутрь до логики, связанной с этим пином, потом - внутри ПЛИС - до логики другого пина, и уже из нее выйти наружу ПЛИС - на вых. пин. Я бы сначала глянул в даташит на предмет ого - возможно ли в принципе ввести внутрь ПЛИС за 2,5 нс сигнал...
  4. -reference_pin <name> Specifies a port in the design to which the input delay is relative
  5. А надежность хранения информации насколько важна? Я к тому, что у SD карт с этим может быть не очень. SSD диски не рассматривали? Ну и - объем. Микросхема FLASH памяти тоже как бы накопитель - маленький, недорогой, и относительно производительный.
  6. В альтеровсих доках встречал такую фразу, смысл которой сводится к тому, что окончательный вердикт дает квартус.
  7. https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/hb/max-10/m10_architecture.pdf может там есть нужное?
  8. теоретически можно предположить, что исходный клок и он же после мультиплексора являются синхронными (строго говоря, так и есть на самом деле). Но, в зависимости от частоты и чипа, задержка может оказаться слишком большой - т.е. синтезатор не сможет расположить проект так, чтобы нивелировать ее величину. Это ИМХО усложняется (затрудняется) тем, что синтезатор учитывает наихудшие возможные в данном кристалле задержки (для setup - максимальную, для hold - минимальную).
  9. я подразумевал - на выход клокового пина поставить коммутатор, а внутри ПЛИС управлять так, как Вам выше подсказали - совместить 2 возможности. Чтобы не было иголок - это должен постараться разработчик правильно сгенерировать этот сигнал enable (не забыть составить соотв. файл sdc). https://www.intel.com/content/www/us/en/support/programmable/articles/000078402.html - это поможет?
  10. Добавить перед выходным пином коммутатор, управляемый сигналом enable. Например, clk_out = enable ? clk : 0'b0;
  11. мои сборщики (они же - и производители плат) рекомендовали то же самое - т.к. лучше плоскость для установки микросхем. Но - поскольку они же паяют на пасту - начали меня терзать смутные сомнения в необходимости этого, особенно при больших по размеру шариках. Да и покрытие HASL визуально кажется достаточно ровным... Вчера послал им в работу новую плату с единственной BGA микросхемой с шагом 1 мм с просьбой по возможности не удорожать ее производство за счет необоснованных фич (иммерсионного золочения), тем более что нормы заложил довольно прослабленные - переходные отверстия не менее 0,2 мм и проводник/зазор емнип 0,15 мм. Посмотрим, что ответят...
  12. По срокам не скажу, это может зависеть от количества слоев (раньше так было) - двухслойки делали за неделю, а многослойки подольше, но сейчас технологии продвинулись. Шаблон для нанесения паяльной пасты делаем с отверстиями также и под пады BGA микросхем (т.е. и BGA паяем на пасту, хотя вроде как можно просто профлюсовать. Но с пастой имхо надежнее, да и нам наши сборщики так рекомендуют. Тем более если шаг между шариками большой - 0,8 или 1 мм - эти 0,1-0,12 мм пасты не критичны). Когда паяю тестовые образцы вручную, без шаблона - облуживаю пады BGA (если покрыты золотом), чищу, наношу флюс и уже без пасты ставлю микросхему BGA и паяю как-нибудь - феном или на паяльной станции - в зависимости от размера платы (маленькую и с дешевым чипом - можно феном, большую и с дорогим чипом - несу на станцию, так надежнее).
  13. особо сложного в них нет, разводка плат имхо будет полегче. Думаю, платы стоит делать не из обычного FR4, а из FR4 high tg 170, например (если нет нужды экономить буквально каждую копейку).
  14. так оно и есть, но без этих перепродаванов я бы кусал локти. На файндчипе - хорошо конкретную микросхему искать, у диджикея мне поиск по параметрам нравится - хотя он что-то не без косяков. скорее - начальством. Не сошлись, например, пристрастиями по выбору крепких спиртных напитков...
  15. ориентировочные цены на Cyclone-10LP можно посмотреть здесь: https://www.digikey.com/en/products/filter/embedded-fpgas-field-programmable-gate-array/696?s=N4IgjCBcoLQCxVAYygMwIYBsDOBTANCAPZQDaIArABxhwDsIAugL7OEBMZIAwgJ5KYiAO1xNCFRCAAOUMISkzIYAAzLWQA там же смотрите и на Максы. Но это - как бы сказать, "честные цены". Недавно тут отписывался товарищ, которому партию 10-долларовых (доковидных) микросхем китайцы предложили по $200 за каждую штучку...