Jump to content

    

Yuri124

Участник
  • Content Count

    505
  • Joined

  • Last visited

Community Reputation

0 Обычный

About Yuri124

  • Rank
    Знающий

Recent Profile Visitors

919 profile views
  1. Не нужны. Но обязательно нужно учесть - как с микроконтроллера это выходит - временнЫе соотношения - (вых частота и сигналы интерфейса) и входит (данные) , с учетом задержек распространения на плате, и прописать это в sdc. Как вариант - можно асинхронно записывать/считывать в ПЛИС, по сигналам с микроконтроллера, и добавить сигнал готовности данных с ПЛИС. Т.е. в регистры ПЛИС данные от микроконтроллера записываются, например, по его сигналу WR. Но нужен будет синхронизатор готовности данных далее в ПЛИС.
  2. Попробуйте в ПЛИС поделить на 5. Или в PLL умножьте на 4. Чтобы убедиться в синхронности частот. И галку поставьте в PLL, что вых частота должна сохранять фазовую привязку к опорной.
  3. Даже с применением PLL частоты будут синхронными (внешняя, приходящая на вход PLL, и выходящая из него). Можно двигать фазу для учета задержек распространения сигналов. Т.е. лишние триггеры не нужны. Не нужно бояться близости к "расчетной предельной". Компилятор рассчитывает ее, исходя их наихудших условий, в реальности такое маловероятно, и даже почти наверняка будет работать и выше предельной (но понятно, что заказчику такое не стоит отдавать). А как получили "предельную расчетную"? Создавали sdc файл? Или просто скормили компилятору проект, а он сам посчитал частоту, какая получилась, без попытки подогнать под требуемое значение?
  4. Тут рядом тема была по выбору FPGA - советовали какие-то недорогие платы на MAX10. По большому счету -если для тренировки, то не вижу особой разницы с Cyclone IV... Светодиоды, кнопки, индикатор - спаять на макетной плате и подключить шлейфом к отладочной.
  5. до кучи (Quad-Serial Configuration Devices Datasheet) https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/hb/cfg/cfg_cf52012.pdf https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/hb/cfg/cfg_cf52014.pdf
  6. Раньше Альтера использовала чипы других производителей под своей маркировкой. Например, Micron. Ищете в гугле аналог (точнее - "родитель" альтеровской памяти) Сейчас - просто смотрите, какая память работает с конкретным FPGA. Скачиваете соответствующий даташит.
  7. Можно подробнее расписать соединение между источником и приемником CLK? Плата - самодельная? 50 Ом согласующие резисторы - вблизи источника CLK? Затем - линия какой длины, нормированного ли сопротивления, выровнены ли проводники в паре по длине? 100 Ом терминирующий резистор - около входа приемника CLK? Понимаю, что вопросы тривиальные, но мало ли...
  8. Возможно, можно создать несколько различных клоков на одном выводе ПЛИС (и каждому указать свои констрейны) - по вот как для поступающего извне клока можно сделать: https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/manual/mnl_sdctmq.pdf
  9. по расчету моему - без разницы. В обоих случаях до latch clock rising edge имеется 6 нс. Как вариант - задать тайминги для одной частоты, потом - заменив настройки в файле sdc для другой частоты - убедиться, что слаки положительны.
  10. Посчитайте для Ваших реальных частот, которые будут в проекте, в каком случае будет наихудший тайминг - по тому и ориентируйтесь.
  11. Думаю, плата за "имя бренда", не более. В свое время Альтера , насколько понимаю, просто перепродавала от себя лично память другого производителя под своей маркировкой. Накручивая, сколько не жалко - при стоимости чипа FPGA порядка сотен долларов грешно не взять за память для нее 15-20 долл.
  12. Да, спасибо, чувствую - надо еще раз их перечитать и осмыслить. У меня с setup понять как-то вроде получается неплохо (и то вот в этой теме уже сам понял - не всегда правильно было), а hold - был с напрягом, но уже вроде как проясняется. Да это явная описка, забудьте.
  13. Ну почему же, первый комп, который собрал, он был с 40-жильным, но это было дааавно... Хотя самый-самый мой првый комп был без HDD и грузился с бобинного магнитофона. :) И был спаян собственноручно из микросхем мелкой логики.
  14. Да, помню, правда уже таких у меня кажется ни в одном компе нет, только с 80-жильным.
  15. Спасибо! Но если источник сигнала медленный (т.е. большие величины tco_min, tco_max), а приемник быстрый - [есть чипы где tsu/th +-0.1нс], то как мне кажется, в этом случае окно +-5 нс будет меньше сужаться и в него попасть легче, чем с чипом гле +-1нс.