Вот только недавно у меня была похожая задачка. Делал wrapper для FIFO и многих других модулей, которые должны были быть портабельными между ПЛИС разных вендоров. Вот у Altera я такого не нашел. Поэтому решил если нет дефайна то значит Altera, а если есть то это Xilinx.
В Vivado это Project Settings -> General -> Verilog Options и просто "плюсируем" туда нужные define.
Более того, у Vivado есть аналогичные Verilog Options, куда можно ляпнуть SIM. И таким образом код может автоматом модифицироваться когда он для симулятора (меньше задержки, другие инит состояния), и когда для железа. У Modelsim, что я использую для Altera, можно так: vlog +define+SIM my_sweet_module.v
Таким образом, у меня есть глобальные define, о которых я не думаю и не парюсь, которые всегда актуальны в своей среде своего вендора, и актуальны для симуляции. Удобно, просто то, о чем я мечтал как раз.
.thumb.jpg.4c360fed75009d3da0e7468bc57b4268.jpg)
