RobFPGA

Example это внешний проект по отношению к библиотеке/корке ... Так что IO задержки определяются физикой конкретной платы.

Но внутри корки вроде как и не задаются input/output delay констрейны ... Это опять же ответственность разработчика.

Вообще то влияет - так как это констрейн позволяет учитывать тайминги внешних цепей - в частности внешнего PHY. Но опять же - откуда в библиотеке знать какой именно PHY будут юзать? Поэтому эти контстрейны остаются на совести разработчика, как и необходимость использования задержек.

Да разные, и по синтаксису и по принципам определения. По сравнению с констрейнами в Vivado констрейны в ISE боль и страдание ...

Естественно! Нет ... Так как констрейнов для ISE в примерах нет. Поэтому ваял все сам. P.S. Это как раз то что мне не понравилось в этой либе - то что CDC модули "размазаны" в RTL коде. Логичнее бы было выделить их в отдельные модули которые легко можно бы было адаптировать зависимости от семейства FPGA.

Увы, все возможные варианты в железе не учесть. Я вот сейчас как раз работаю с модулем MAC GMII из этой библиотеки в ... ISE для Spartan-6. И тоже без IODELAY времянки не сходились. Увидев это поставил за 5 мин. IODELAY в топе в простейшем FIXED варианте включения. Но учитывать в общей либе все возможные варианты версий IODELAY (для разных типов и семейств FPGA), и их возможные вариантов включений это-ж ужас какой сколько работы ...

У меня впечатления от этой либы такие - функционально вроде все работает но при использовании в конкретном железе без напильника не обойтись. В частности в плане констрейнов и CDC. Слишком уж часто это специфические вещи которые тяжело полноценно (и универсально) учесть в общем коде библиотеки.

Будет - так как в вашем выражении в ветку else можно попасть и при условии A=1 и при условии A=0 Приведённая конструкция вполне жизнеспособна и даёт однозначный вариант в приоритете выполнения. Как впрочем и приведённый вами вариант f ( A == 1'b1 && B == 1'b0 ) действие1; if ( A == 1'b1 && B == 1'b1 ) действие2; Приоритет в данном случае однозначно определяется условиями под if потому как эти условия взаимоисключающие А если бы условия были неоднозначны то приоритет все равно был бы понятен - по принципу "кто последний присвоил того и тапки" ... Зная это не обязательно расписывать полные ветвистые деревья if else.

Какой именно адрес по которому вы читаете? И каков тип и размер читаемого?

В таком случае вы больше времени потратите на Ethernet начинку чем на PCIe.

Проблема в том что в доках на ILA пишут "... тактирование ILA должно быть тем же клоком что и клок на котором генерируются сигналы которые вы хотите увидеть" ...

Конфигурация параметров сети для HW стека (кроме стандартных DHCP, ARP) может быть выполнена разными способами как с использованием сторонних каналов, так и чисто по сети, например магическим пакетом с удалённого PC на жёстко заданный адрес. И для этого совсем необязательно имеет MB в железке.

На уровне стека выше PHY все одно что 1G что 100M.

А с другой стороны городить целый soft-CPU вместо пары-тройки простых автоматов. UDP с сопутствующими сервисами (ARP, ICMP) поднимается в HW несложно. Причём сложность и ресурсы зависит в основном от на сколько правильно и полно вы хотите все это делать. Для примера реализации можно посмотреть на стек у Аlex Forencich, где все сделано по классике, с чётким разделением по уровням стека.

В ISE IMPACT есть JTAG debugger с визуальной катринкой состояний автомата TAP. Позволяет в ручном режиме посылать команды и отлаживать JTAG цепочку.