[_ANDREW 0]

здравствуйте.

хотелось бы создать закрытое ядро из vhdl файла. слышал что можно использовать ngc файл или encripted ngc.

среда разработки-xilinx ise 12.3.

заранее спасибо.

Изменено 13 апреля, 2011 пользователем _ANDREW

[EugeneS 0]

 

 

Добавочный вопрос: кто знает почему до сих

пор Altera & Xilinx не поддерживают

VHDL-2008 IP Encryption.

В симуляторах (ModelSim, Riviera-PRO) ведь IP Encryption есть.

 

 

[andrew_b 17]

хотелось бы создать закрытое ядро из vhdl файла. слышал что можно использовать ngc файл

Можно. ngc -- это результат синтеза. Получается непосредственно на выходе xst. Если используется сторонний синтезатор с выходом в edif (Synplify. например), то надо использовать конвейер из утилиток edif2ngd и ngcbuild. Не знаю, оставили ли их в ise 12.3 или заменили на что-то другое

[_ANDREW 0]

а как подключить имеющийся ngc файл без vhdl?

[andrew_b 17]

а как подключить имеющийся ngc файл без vhdl?

Как любую обычную IP-core.

[vladec 12]

Только когда будете синтезировать свой Black box не забудьте включить опцию "Не подключать внешние PINы"

[Krys 2]

А что эта опция означает в реале?

[andrew_b 17]

А что эта опция означает в реале?

В реале это означает, что все входы/выходы не будут пропущены через IBUF/OBUF.

[serg_tsa 0]

а как создать свой IP core в quartus ?

[Krys 2]

В реале это означает, что все входы/выходы не будут пропущены через IBUF/OBUF.

Сейчас с этим колупался, оказалось, это требование не так и обязательно. Если буферы уже интегрёные в корку, то в настройках синтезатора надо поставить read cores и указать пути к корам точно те же, что и пути для implement.

 

[Flood 13]

Сейчас с этим колупался, оказалось, это требование не так и обязательно. Если буферы уже интегрёные в корку, то в настройках синтезатора надо поставить read cores и указать пути к корам точно те же, что и пути для implement.

 

Имеется ввиду, что порты верхнего уровня создаваемого IP-core не будут протянуты через I/OBUF. Если этого не указать, на портах, предназначенных для подключения к внутренним сигналам внешнего дизайна, внутри ngc будут болтаться IOB, что помешает сборке конечного проекта.

[Krys 2]

Имеется ввиду, что порты верхнего уровня создаваемого IP-core не будут протянуты через I/OBUF.

Это я понял.

 

Если этого не указать, на портах, предназначенных для подключения к внутренним сигналам внешнего дизайна, внутри ngc будут болтаться IOB, что помешает сборке конечного проекта.

"Этого" Вы имеете в виду параметр "read cores", о котором я говорил? Если да, то мой ответ: ну дак установите этот параметр при сборке конечного проекта! Я считаю, что так (устанавливать этот параметр) будет правильнее. А спрятать буферы внутрь корки иногда очень удобно, чтобы была готовая законченная вещь: например готовый DDR контроллер или GTX полностью весь-весь, который остаётся только подключить к выходным пинам топового файла.