[D-Luxe 0]

Какой HDL язык популярнее? И есть ли смысл учить несколько HDL языков, достаточно ли владеть одним в совершенстве?

 

И за каким языком будущее?

[bogaev_roman 0]

Какой HDL язык популярнее? И есть ли смысл учить несколько HDL языков, достаточно ли владеть одним в совершенстве?

И за каким языком будущее?

Тема уже не раз обсуждалось. Личное мнение - достаточно знать один язык в совершенстве и в другом знать основные конструкции. Большинство синтезаторов поддерживает смешанный синтез языков. Огромный плюс для verilog - схожий с ним SV, у которого гораздо больше возможностей для верификации нежели у VHDL.

Обратите внимание на старый опрос http://electronix.ru/forum/index.php?showtopic=65

Тенденции за последние годы - сдвиг в сторону верилога или систем верилога и отмирание Ahdl. Предлагаю создать новый опрос :)

Изменено 28 марта, 2011 пользователем bogaev_roman

[lexus.mephi 0]

Какой HDL язык популярнее? И есть ли смысл учить несколько HDL языков, достаточно ли владеть одним в совершенстве?

 

И за каким языком будущее?

Выбор языка диктуется работодателем или ВУЗом. В институте у меня был VHDL. Пришел на работу - сказали учить Verilog. Знаешь любой из этих языков - перейти на другой не проблема.

Если у тебя полная свобода действий, то рекомендую Verilog.

[torik 0]

Все ahdl, vhdl писатели являются еретиками и будут в аду жариться на стратиксах...

[ViKo 1]

SystemVerilog

[grujic 0]

Either is good.

In the ASIC world, Verilog dominates. This does not mean it's better, but it's used more often.

In the FPGA world, I'd say that VHDL has an advantage in usage.

Verilog is "closer" to gates, while the different and strict types in VHDL allow for convenient design.

 

I'd say that VHDL offers more by strict types, and the possibility to make complex record types, which makes a design much more readable/debuggable. The question is does one need these capabilities.

 

I have noticed that the Xilinx Verilog libraries compile much faster than the VHDL ones.

 

[gosu-art 0]

Как говорил мой бывший руководитель :"Если ты знаешь один язык программирования, то ты их знаешь все!". Пока пишу на VHDL, но думаю переходить на SV. Уж больно его тут рекламируют)), хотя общей потребности в этом нет, так для развития...

А опрос было бы действительно интересно устроить. Посмотреть как изменилась тенденция за эти годы.

[serebr 0]

Работал долго с VHDL, теперь приходится выёживаться на SystemVerilog. То ещё убожество. Потуги стать похожим на VHDL есть, а толку мало. В ModelSim открыли case полтора месяца назад по поводу кривой реализации package, а воз и ныне там.

Как заводил за тебя Verilog необъявленные сигналы, так и SystemVerilog это делает. Вход со входом зацепить - тоже без проблем в языке, но зато с проблемами в железе.

 

PS: Пока увидел только одно преимущество Verilog+SystemVerilog по сравнению с VHDL - возможность в симуляции с верхних уровней иерархии драйвить сигналы внутри модулей без вытаскивания их наверх через все интерфейсы (force/release).

[sazh 5]

"Если ты знаешь один язык программирования, то ты их знаешь все

 

А никто и не спорит, что теперь в вузах готовят только программистов.

 

[Oldring 0]

А никто и не спорит, что теперь в вузах готовят только программистов.

 

Их тоже не готовят.

[tAmega 0]

По моему товарищ из Сербии прав на все 100. VHDL не такой модный, как Verilog, ну так нам не на подиуме ходить.

VHDL позволяет создавать более надежные конструкции меньшими усилиями. На Verilog нужно постоянно следить за тем что пишешь, там больше свободы, но и больше возможностей закосячить ляп, а ведь потом его придется долго отлавливать. И как это сделать в сложном дизайне? Иногда очень и очень трудно.

Ну конеш, тут же все гуру, руки из платины от рождения. Я понимаю :) Им пофиг, они на Veriloge "ваще пишем без ашипок".

Но если подойти к делу без выпендрежа, мое мнение, есть возможность писать на VHDL, лучше делать дизайн на нем, будет и надежно, и красиво, и половина ошибок сама вылезет.

Verilog рассматриваю как неизбежность.

[sazh 5]

Ну конеш, тут же все гуру, руки из платины от рождения. Я понимаю :) Им пофиг, они на Veriloge "ваще пишем без ашипок".

 

Говорить об ошибках при описании на том или ином языке - значит не понимать, какие клавиши нажимать. Что на верилоге, что на VHDL.

Верилог гораздо проще для освоения с его то практически двумя переменными для описания. Довольствуясь минимальным уровнем абстракции.

(Что видишь, то и поешь)

[VladimirB 1]

По моему товарищ из Сербии прав на все 100. VHDL не такой модный, как Verilog, ну так нам не на подиуме ходить.

VHDL позволяет создавать более надежные конструкции меньшими усилиями...

+500 когда выбирал, мне конструкции VHDL больше понравились.

И сейчас после нескольких лет кодинга ПЛИС Xilinx понимаю, что не ошибся, несмотря на распиаренность Veriloga (типа изучайте V, чтобы потом легче было на SV переходить).

 

Если КАКТУС c Моделсимом SV ещё как-то поддерживает, то в ИСЕ и XST его нету. Ставить ломаный Симплифай и разбираться с его фичами и системой констреинтов, желания нет. Также нет желания переплачивать за Стратихсы4, которые дороже Virtex6 в два раза при одинаковой ёмкости.

[sazh 5]

конструкции VHDL

 

Тогда расскажите, в чем кайф использования библиотек при описании

ct <= ct + 1;

И какие ошибки Вас смущают без строгой типизации.

Особливо мне нравиться гордое высказывание типа - сижу, курю библиотеку. (И это для синтеза)

Пардон, ребята, а работать то когда начнете?

[LV26 0]

.... Пардон, ребята, а работать то когда начнете?

 

Не затевайте очередной холивар...