Перейти к содержанию
    

Сам уже думаю написать скрипт на питоне, который генерит по модулю тетсбенч, точнее его заготовку - инстанс модуля, все параметры, все входы и выходы как лоджик, тактирование, таск резета и блок ассершенов на выходы что они никогда не будут $unknown

очень ждём!

поскольку эту питоническую нишу пока не оккупировал olofk =)

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

очень ждём!

поскольку эту питоническую нишу пока не оккупировал olofk =)

https://www.doulos.com/knowhow/perl/testbench_creation/

 

очень ждём!

поскольку эту питоническую нишу пока не оккупировал olofk =)

https://www.doulos.com/knowhow/perl/testbench_creation/

 

Вот пример, но я его не проверял

https://github.com/xfguo/tbgen/blob/master/tbgen.py

Или

https://github.com/kdurant/verilog-testbenc...aster/README.md

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Вышла новая книга: Бибило П.Н., Авдеев Н.А. "Моделирование и верификация цифровых систем на языке VHDL."

Безотносительно к VHDL, имхо, это довольно приличный букварь по QuestaSim. Рассматриваются вопросы code coverage, psl и многое другое.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

On 5/26/2014 at 1:49 PM, RamZoom said:

А существует какая-нибудь программа автоматического формирования тестбенча verilog и (или) vhdl кода???

оживлю вопрос, подобных ответов не увидел.

недавно открыл для себя редактор sublime text. Там можно воткнуть плагины на питоне, есть в том числе генерация тестбенчей по текущему модулю.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Добрый день. Не подскажете где взять файлы устройств *.qdz ? 

http://fpgasoftware.intel.com/devices/ при скачивании говорит, что неправильный запрос.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

8 часов назад, masterAL сказал:

Добрый день. Не подскажете где взять файлы устройств *.qdz ? 

http://fpgasoftware.intel.com/devices/ при скачивании говорит, что неправильный запрос.

Обсуждение здесь: https://electronix.ru/forum/index.php?app=forums&module=forums&controller=topic&id=151503&do=findComment&comment=1646638

 

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Давеча решил воспользоваться прекрасной средой моделирования ModelSim из среды Quartus Prime Lite Edition (Ubuntu 18.04.3 LTS). Но каково было моё разочарование, когда "проприетарный" симулятор напрочь отказался работать. В итоге после полу дня писяния кипятком поисков и испытаний нужного наладчика, нашёл очень полезный гайд:

http://twoerner.blogspot.com/2017/10/running-modelsim-altera-from-quartus.html

Может кому пригодится. Извиняюсь если уже где-то есть.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Доброго времени суток 

Я пытаюсь в Altium Designer промоделировать на VHDL или Verilog логические элементы. Подключил внешний симулятор ModelSim, а он ругается, что не видит библиотеку Generic. Ну в общем все на прикрепленных к моему сообщению скриншотах. Что делать ? 

1.jpg

2.jpg

3.jpg

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

3 часа назад, Entomo сказал:

Что делать ?

Вкратце так:

Создать бибилотеку: vlib

Скомпилировать туда нужные пакеты: vcom

Подключить библиотеку: vmap

Без изучения ModelSim вам все равно не обойтись, так что читайте мануал.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Здравствуйте! Имеется вопрос по Quartus18  и МАХ 10... Где отключается эта фича:

“Auto-reconfigure from secondary image when initial image fails”???

ЧтобЫ получить: If you disable the “Auto-reconfigure from secondary image when initial image fails” option in the Intel Quartus Prime
software when generating the POF file, the FPGA will always load the configuration image 0 without sampling the physical
CONFIG_SEL pin during power up.

Или она в lite edition не присутствует???

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Приветствую!
Не получается корректно подключить мегафункцию в Quartus Prime 18.1 Lite Edition.

Создаю проект в Quartus. Добавляю корневой verilog файл, тестбенч, настраиваю пины. Компилирую с Icarus-verilog, моделирую в GTKWave, синтезирую схему в Quartus - все ок. Далее пытаюсь подключить мегафункцию altsqrt из IP catalog - все настройки по умолчанию, на выходе получаю sqrt.v, sqrt_bb.v, sqrt.qip, graybox_tmp/. Использую мегафункцию в корневом модуле - схема синтезируется. Правлю тестбенч, компилирую - "error: Unknown module type: sqrt". Прописываю в корневом модуле `include "sqrt.v", компилирую - "error: Unknown module type: altsqrt". Копирую в папку проекта altsqrt.v из C:\intelFPGA_lite\18.1\quartus\eda\fv_lib\verilog, в sqrt.v прописываю `include "altsqrt.v". Симуляция запускается, но результат некорректный - у altsqrt модуля при 25 на входе z на выходах. Схема перестает синтезироваться в Quartus - "Warning (12090): Entity "altsqrt" obtained from "altsqrt.v" instead of from Quartus Prime megafunction library", "Error (10228): Verilog HDL error at altsqrt.v(14): module "altsqrt" cannot be declared more than once".

Изменено пользователем R2R

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

On 1/22/2005 at 7:40 PM, aosp said:

Господа, подскажите пожалуйста, где можно было бы взять

русские описание вышеобозначенных пакетов.

Цель – составление электронного конспекта лекций по курсу,

а также разработка методички и лабораторных работ.

 

Интересует электронные версии документов по QUARTUS

и MODELSIM. Естественно все это интересует на русском.

Язык Tcl описан в книге Соловьев В.В. Временной анализ программируемых логических интегральных схем. – М.: Горячая линия – Телеком. 2018. – 360 с.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Всем доброго дня!

Надо кое что наваять на Циклоне 3, среда - Квартус.

Прошу совета какой квартус поставить. Планирую слить с офф. сайта Intel.

Есть ПК с Win10, проект простой, наверное хватит бесплатной лицензии (если такая имеется). 

Есть программатор USB Blaster. Есть желание чтобы всё заработало и сконнектилось без танцев с бубном.

Заранее спасибо!!!

Изменено пользователем Halfback

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Форумчане, может кто подкинет ссылку или хоть частичку скрипта, как запустить моделсим в режиме gate level симуляции? RTL умею, gate level не могу найти мануал.
Из под квартуса не получится, Pro не умеет так запускать.
Заранее спасибо.

Изменено пользователем new123

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

50 minutes ago, new123 said:

Форумчане, может кто подкинет ссылку или хоть частичку скрипта, как запустить моделсим в режиме gate level симуляции? RTL умею, gate level не могу найти мануал.
Из под квартуса не получится, Pro не умеет так запускать.
Заранее спасибо.

эмм,в смысле? скормить верилог нетлист + sdf. Глава SDF timing anotation user manual

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Присоединяйтесь к обсуждению

Вы можете написать сейчас и зарегистрироваться позже. Если у вас есть аккаунт, авторизуйтесь, чтобы опубликовать от имени своего аккаунта.

Гость
К сожалению, ваш контент содержит запрещённые слова. Пожалуйста, отредактируйте контент, чтобы удалить выделенные ниже слова.
Ответить в этой теме...

×   Вставлено с форматированием.   Вставить как обычный текст

  Разрешено использовать не более 75 эмодзи.

×   Ваша ссылка была автоматически встроена.   Отображать как обычную ссылку

×   Ваш предыдущий контент был восстановлен.   Очистить редактор

×   Вы не можете вставлять изображения напрямую. Загружайте или вставляйте изображения по ссылке.

×
×
  • Создать...