[another_one 0]

Здравствуйте!

 

Подскажите пожалуйста, кто знает, возможно ли в Cadence, например в Sigrity, проверить топологию печати на согласованность и как следствие наличие помех?

Столкнулся с проблемой запуска DDR4 на печатной плате сделанной в Allegro System Capture

 

[_Sergey_ 13]

On 4/17/2024 at 4:31 PM, another_one said:

проверить топологию печати на согласованность и как следствие наличие помех?

Sigrity весьма мощная штука.. но вот вашу мысль что помехи вытекают из согласованности ниасилил. 🙃

DDR4 не сложный интерфейс, как правило вся согласованность - обеспечивается на уровне rules of thumb.

Зато не раз сталкивался с резонансами по питанию. Если он происходит на рабочей частоте - питание фактически просаживается за пределы рабочего диапазона.

Sigrity может проанализировать плэйн питания на резонансы, может "увидеть" скачки импеданса.

 

ЗЫ: в другую бы тему перенести..

[another_one 0]

On 4/19/2024 at 11:05 AM, _Sergey_ said:

Sigrity весьма мощная штука.. но вот вашу мысль что помехи вытекают из согласованности ниасилил. 🙃

DDR4 не сложный интерфейс, как правило вся согласованность - обеспечивается на уровне rules of thumb.

Зато не раз сталкивался с резонансами по питанию. Если он происходит на рабочей частоте - питание фактически просаживается за пределы рабочего диапазона.

Sigrity может проанализировать плэйн питания на резонансы, может "увидеть" скачки импеданса.

 

ЗЫ: в другую бы тему перенести..

ну когда в цепи встречается не согласованный узел, то возникают помехи

У меня происходят сбой при чтении данных с 0 адреса, далее со второго и далее в таком порядке

Подозреваю что проблема в защелкивании по одному из 2-х фронтов, предполагаю что по нисходящему фронту не вытягивает транзистор, например

И также есть подозрения что емкости на пинах банков подобраны не в соответствии что может повлиять в целом на динамические характеристики и отражаться как раз в нисходящем фронте.

 

 

 

[Александр Мылов 4]

В 17.04.2024 в 16:31, another_one сказал:

Подскажите пожалуйста, кто знает, возможно ли в Cadence, например в Sigrity, проверить топологию печати на согласованность и как следствие наличие помех?

Столкнулся с проблемой запуска DDR4 на печатной плате сделанной в Allegro System Capture

Добрый день

Могу сделать полный анализ Вашего проекта , но в Ansys.

В 19.04.2024 в 11:05, _Sergey_ сказал:

ЗЫ: в другую бы тему перенести..

Согласен.

[makc 198]

В 19.04.2024 в 11:05, _Sergey_ сказал:

ЗЫ: в другую бы тему перенести..

Предлагайте.

[_Sergey_ 13]

On 4/22/2024 at 8:51 PM, another_one said:

ну когда в цепи встречается не согласованный узел, то возникают помехи

 

Возможно причина неработоспособности не одна.

В моей практике модели хорошо согласовались с реальностью. Что работало в модели - работало в реальности.

[another_one 0]

On 4/24/2024 at 8:01 PM, Александр Мылов said:

Добрый день

Могу сделать полный анализ Вашего проекта , но в Ansys.

Согласен.

А анси разве такое как сигрити может? , то есть сможет он работать с каденсовскими  pcb? 

[Александр Мылов 4]

В 15.05.2024 в 10:40, another_one сказал:

А анси разве такое как сигрити может?

Да. Проект переносится.

[another_one 0]

круто, и видимо ресурсов меньше жрет

[Александр Мылов 4]

В 17.05.2024 в 12:45, another_one сказал:

круто, и видимо ресурсов меньше жрет

Всё зависит от количества портов, слоёв и линий.

[another_one 0]

Не в курсе а Аврора от каденса лучше или хуже ансиса?