Jump to content
    

cadence и проверка топологии на помехи

Здравствуйте!

 

Подскажите пожалуйста, кто знает, возможно ли в Cadence, например в Sigrity, проверить топологию печати на согласованность и как следствие наличие помех?

Столкнулся с проблемой запуска DDR4 на печатной плате сделанной в Allegro System Capture

 

Share this post


Link to post
Share on other sites

On 4/17/2024 at 4:31 PM, another_one said:

проверить топологию печати на согласованность и как следствие наличие помех?

Sigrity весьма мощная штука.. но вот вашу мысль что помехи вытекают из согласованности ниасилил. 🙃

DDR4 не сложный интерфейс, как правило вся согласованность - обеспечивается на уровне rules of thumb.

Зато не раз сталкивался с резонансами по питанию. Если он происходит на рабочей частоте - питание фактически просаживается за пределы рабочего диапазона.

Sigrity может проанализировать плэйн питания на резонансы, может "увидеть" скачки импеданса.

 

ЗЫ: в другую бы тему перенести..

Share this post


Link to post
Share on other sites

On 4/19/2024 at 11:05 AM, _Sergey_ said:

Sigrity весьма мощная штука.. но вот вашу мысль что помехи вытекают из согласованности ниасилил. 🙃

DDR4 не сложный интерфейс, как правило вся согласованность - обеспечивается на уровне rules of thumb.

Зато не раз сталкивался с резонансами по питанию. Если он происходит на рабочей частоте - питание фактически просаживается за пределы рабочего диапазона.

Sigrity может проанализировать плэйн питания на резонансы, может "увидеть" скачки импеданса.

 

ЗЫ: в другую бы тему перенести..

ну когда в цепи встречается не согласованный узел, то возникают помехи

У меня происходят сбой при чтении данных с 0 адреса, далее со второго и далее в таком порядке

Подозреваю что проблема в защелкивании по одному из 2-х фронтов, предполагаю что по нисходящему фронту не вытягивает транзистор, например

И также есть подозрения что емкости на пинах банков подобраны не в соответствии что может повлиять в целом на динамические характеристики и отражаться как раз в нисходящем фронте.

 

 

 

Share this post


Link to post
Share on other sites

В 17.04.2024 в 16:31, another_one сказал:

Подскажите пожалуйста, кто знает, возможно ли в Cadence, например в Sigrity, проверить топологию печати на согласованность и как следствие наличие помех?

Столкнулся с проблемой запуска DDR4 на печатной плате сделанной в Allegro System Capture

Добрый день

Могу сделать полный анализ Вашего проекта , но в Ansys.

В 19.04.2024 в 11:05, _Sergey_ сказал:

ЗЫ: в другую бы тему перенести..

Согласен.

Share this post


Link to post
Share on other sites

В 19.04.2024 в 11:05, _Sergey_ сказал:

ЗЫ: в другую бы тему перенести..

Предлагайте.

Share this post


Link to post
Share on other sites

On 4/22/2024 at 8:51 PM, another_one said:

ну когда в цепи встречается не согласованный узел, то возникают помехи

 

Возможно причина неработоспособности не одна.

В моей практике модели хорошо согласовались с реальностью. Что работало в модели - работало в реальности.

Share this post


Link to post
Share on other sites

On 4/24/2024 at 8:01 PM, Александр Мылов said:

Добрый день

Могу сделать полный анализ Вашего проекта , но в Ansys.

Согласен.

А анси разве такое как сигрити может? , то есть сможет он работать с каденсовскими  pcb? 

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

×
×
  • Create New...