[dpavlov 3]

Добрый день,

 

Как я написал ранее, задачу можно условно разделить на две части: подготовка RTL и Back-End. Даже наверное на три, еще непосредственно производство/изготовление на фабрике.

По RTL-ым работам, финансовые затраты будут сильно зависеть от сложности самого проекта и объема работ, связанных с разработкой IP на замену существующим IP от FPGA вендора.

Найти одного инженера, который Вам все сделает - задачи практически нереализуемая. Найти несколько независимых инженеров можно, но организовать их совместную командную работу - будет достаточно сложно. Оптимальный вариант, искать компанию, которая "сделает все под ключ".

Учитывая, что Вы хотите за полгода сделать все, скорее всего, полгода уйдет только на RTL. Если взять за основу, что потребуется задействовать 5-6 инженеров на полгода, то получится примерно 10М+, только на RTL. Но все будет зависеть от сложности проекта.

 

Дмитрий

[baumanets 12]

4 часа назад, alexPec сказал:

Из аналоговых там только PLL, все остальное чистая цифра.

А трансиверы высокочастотные - чистая цифра??? Ой ли?

Или трансиверы уже вычёркиваем?

Если заказчик думает, что можно просто так взять и вставить в цифровую схему аналоговый блок... )))

И с первой итерации у него будет рабочий чип? Не будет.

 

3 часа назад, dpavlov сказал:

Если взять за основу, что потребуется задействовать 5-6 инженеров на полгода, то получится примерно 10М+

Поэтому тройная сумма ФОТа, на случай 2-3 ревизий чипов уже 20-30 лямов.

Тулы +ИП блоки ~ 10-12 лямов.

 

И резерв x3 стоимости тейпаута на случай, если партию конфискуют на Западном фабе.

А вообще смешно, конечно. В открытую хантить людей на подсанкционный проект. 

А это значит, что заказчик навесит форму допуска.

Объясняется легко,  почему будет форма.

Исполнитель может заложить проект кому следует, и безбедно жить мальчишом-плохишом.

А если "схема" рабочая, из-за одного скомпрометированного проекта рухнет вся цепочка поставок.

А теперь убедите меня в обратном.

[honinbo 1]

On 8/3/2023 at 8:59 PM, Yaahoo said:

Думаю, к написаному выше можно добавить следующее. Поскольку сделать чип до снятия санкций по силу только крупным центрам, можно попытаться использовать это время для вылизывания дизайна, а заодно и самообразования. Потому что утверждение "отлажено в ПЛИС" само по себе является очень слабым аргументом о реализуемости "как есть" в кремнии. Основная причина - очень разная работа тулов для плис и эсика, ведь плис ориентировано на широкую публику и прощает большинство ошибок начинающих за счет использования уже готовой архитектуры плис. Аргумент "отлажено в ПЛИС" это наверное топ заблуждений начинающих касаемо качества их кода. Другими словами, как только вы свой код загружаете в тулы проектирования кремния, так сразу и выплывает огромная куча косяков, и без исправления их не факт что получится даже близко к тому что было в ПЛИС. К тому же придется многое дописывать, заменять мегафункции своим кодом, переписывать интерфейс памятей. И вот этим и можно заняться во время ожидания, покая появится доступ к какому либо фабу. Библиотки можно скачать в интернете, тулы найдете. Все в ваших руках.

И в наших реалиях, в отличии от ихних реалий, переход от ПЛИС к ASIC обычно downgrade, а не upgrade.

[zzzzzzzz 0]

Есть микро-команда простаивающих спецов.

Киньте общую инфу на почту чтобы примерно представить сложность чипа. PLL, MIX не проблема. Конфиденциальность гарантирую.

Ничего не обещаю. Как пойдет, может и разомнусь если интересное что-то.