[EvilWrecker 0]

Что-то мешает вытащить крайние 2 ряда выводов у ПЛИС?

 

Наверное тот факт, что автор вместе с планкой двигает все остальное полностью сводя тем самым на нет весь смысл этого действия

[kappafrom 0]

Что-то мешает вытащить крайние 2 ряда выводов у ПЛИС?

ничего не мешает, немного жаль, что байт данных в трех рядах и, возможно, не все биты получится протащить по топу. хотя тут есть варианты - переходное земли в другую сторону повернуть, в общем может и на топе байты лягут, было бы хорошо.

 

Наверное тот факт, что автор вместе с планкой двигает все остальное полностью сводя тем самым на нет весь смысл этого действия

я дал памяти больший приоритет и перетасовал компоненты для оптимизации трасс

[EvilWrecker 0]

ничего не мешает, немного жаль, что байт данных в трех рядах и, возможно, не все биты получится протащить по топу.

 

При вашей компоновке имеет смысл рассчитывать на "1 байтлейн- 1 слой", при этом под адреса и управление отведется 3 слоя, в т.ч те которые используются под байтлейны- итого 3 слоя.

 

Оба байтлейна чисто физически можно развести в топе(одном слое), но при текущей укладке не хватит места для этого с большой вероятностью.

 

я дал памяти больший приоритет и перетасовал компоненты для оптимизации трасс

 

Если то что изображено на картинке "после" и есть оптимизация, то можно смело говорить о ее провале :laughing:

 

[kappafrom 0]

Если то что изображено на картинке "после" и есть оптимизация, то можно смело говорить о ее провале :laughing:

это без сваппинга пинов, оптимизация размещения. байтлэйн на слой - хорошая идея

 

[EvilWrecker 0]

Это вряд ли выполнимо в том месте где отмечены красным прямоугольником компоненты над планкой. Опять же, свапинг это хорошо- но расположение масок и стробов может сильно гемороя добавить для разводки в таком пространстве. Я бы ориентировался на один слой для одного байтлейна, причем там где компоненты над планкой- на внутренние слои.

 

UPDATE:Тьфу ты. Я перепутал картинки до и после. Полный бред вам втираю- а никто и не поправляет.

 

Удалять свою чушь с вашего позволения не буду- пусть люди посмеются

[kappafrom 0]

а VREF DDR2 как получаете? делитель? один или два?

 

в TN4614 (Hardware Tips for Point-to-Point System Design: Termination, Layout,

and Routing) - почти все что нужно

[aaarrr 63]

а VREF DDR2 как получаете? делитель? один или два?

Поставьте два, если есть место. Но со стороны FPGA тоже есть нежелательные последствия включения pull-up'ов на Vref.

[kappafrom 0]

Поставьте два, если есть место. Но со стороны FPGA тоже есть нежелательные последствия включения pull-up'ов на Vref.

спасибо! полезное решение

[kappafrom 0]

резисторы к VTT выполняют только терминирующие свойства? в том плане, что не выполняют ли они дополнительно функций подтяжки? например, при конфигурации чипа при запуске питания.

т.е. могу ли я смело удалять весь ряд резисторов к VTT?

 

[_Sergey_ 13]

Это лучше у схемотехника или ПЛИСовода уточнить..

[aaarrr 63]

т.е. могу ли я смело удалять весь ряд резисторов к VTT?

Именно так.

[kappafrom 0]

Это лучше у схемотехника или ПЛИСовода уточнить..

видел тут разработчиков, которые реальзовывали поинт-ту-поинт соединение без терминаторов, может увидят сообщение

 

Именно так.

спасибо.

даже линии nWE, nRAS и nCAS отключать? им наверное нужна какая-нибудь подтяжка, или так справятся?

[_Sergey_ 13]

Я не готов со всей смелостью делать какие-то предположения на счет схемы, которую даже не видел.

 

ЗЫ:

Собственно именно поэтому я у вас переспросил - а точно ли это DDR2?

DDR3 предполагает терминацию адреса и управления.

[aaarrr 63]

даже линии nWE, nRAS и nCAS отключать? им наверное нужна какая-нибудь подтяжка, или так справятся?

И их тоже. Ничего не нужно.

 

DDR3 предполагает терминацию адреса и управления.

Как и DDR2. И точно так же может работать без терминации в некоторых конфигурациях.

 

На картинке точно DDR2 в 84-м корпусе.

[kappafrom 0]

Поставьте два, если есть место. Но со стороны FPGA тоже есть нежелательные последствия включения pull-up'ов на Vref.

как можно удерживать SYS_RST в High, пока конфигурация не завершена?

сгенерил API в MIG ISE: есть сигнал async_rst, который можно дернуть, но он доступен для изменения только после начала исполнения программы в ПЛИС (когда CFG_DONE). график некорректный или я что-то не понимаю?