[EvilWrecker 0]

Так может лучше тогда промолчать? Или прет просто безудержно?

 

Я человек простой- как вижу гур, сразу комментирую :laughing:

 

 

[kappafrom 0]

мда, у меня top и bottom практически недоступны для трассировки, на одном внутреннем сигнальном слое не развести. наверное придется 8 слоев делать (4 сигнальных, два из них внутренние)

[EvilWrecker 0]

мда, у меня top и bottom практически недоступны для трассировки, на одном внутреннем сигнальном слое не развести. наверное придется 8 слоев делать (4 сигнальных, два из них внутренние)

 

Если сомневаетесь то не рискуйте- чтобы выравнивать в таком пространстве нужен специфический опыт. Его отсутствие- не зазорно.

[kappafrom 0]

так, а выравнивать два байта между собой не надо? если первый байт на топе, второй на третьем слое (у них один опорный план земли)

[Uree 1]

Additional Trace-Length Design Guidelines

• Match different DQ byte lanes to within 1in (2.5cm) of each other. A 1in trace-length

difference equates to 167ps of propagation delay. Thus, the timing budget must be

able to absorb 167ps for a 1in difference in byte-lane matching.

– Within a byte lane, match all DQ and DQS traces to within ±50 mil.

– Route data groups next to a VSS plane to minimize the return path/loop length.

• Maintain a solid ground reference (no splits, etc.) for each group to provide a Low-Z

return path; high-speed signals must not cross a plane split.

[kappafrom 0]

Additional Trace-Length Design Guidelines

• Match different DQ byte lanes to within 1in (2.5cm) of each other. A 1in trace-length

difference equates to 167ps of propagation delay. Thus, the timing budget must be

able to absorb 167ps for a 1in difference in byte-lane matching.

– Within a byte lane, match all DQ and DQS traces to within ±50 mil.

– Route data groups next to a VSS plane to minimize the return path/loop length.

• Maintain a solid ground reference (no splits, etc.) for each group to provide a Low-Z

return path; high-speed signals must not cross a plane split.

у меня вообще все дороги меньше этого допуска, это хорошо, байты равнять не нужно

 

[Uree 1]

Посмотрите TN4720 от Micron-a и подумайте, реально ли Вам нужна терминация. В случае топологии точка-точка она как пятое колесо в телеге.

[kappafrom 0]

Посмотрите TN4720 от Micron-a и подумайте, реально ли Вам нужна терминация. В случае топологии точка-точка она как пятое колесо в телеге.

сейчас гляну, было бы здорово избавиться от терминаторов

"To avoid the use of RTTtermination on

high-speed DDR2 the target address trace length should be 2.5in (63.5mm)or less. "

У меня милимметров 20-25 получится, вообще хорошо получается:

причем еще можно позволить себе своппинг внутри байта, очень хорошо.

 

остались вопросы:

1) кто-нибудь реально запускал на максимальной скорости без терминаторов при таких условиях?

2) это только Микрон такой крутой может работать без терминаторов при близко расположенных чипах? что будет, если я не смогу купить микрон и поставлю хендай, или самсунг, или Elpida пин-ту-пин совместимые

3) где почитать про нулевой бит байта (что для ПЛИС его можно свопить с остальными)

[kappafrom 0]

Какую схему vref использовать: vref резисторами получено из +1V8 отдельно для чипа памяти и для ПЛИС или один раз и vref-ы объединяются? У которого варианта большой недостаток - vref на чипе памяти выходит из нормы, когда во время конфигурации плис пуллапит IO пины.

[Aner 3]

Отвечу на ваш вопрос с первого поста. Не мучайтесь в 6 слоях, возмите 8 слойку. И потом, подвязку к питанию пуллапы не путайте с терминированием. Физика процесса разная.

[kappafrom 0]

Отвечу на ваш вопрос с первого поста. Не мучайтесь в 6 слоях, возмите 8 слойку. И потом, подвязку к питанию пуллапы не путайте с терминированием. Физика процесса разная.

Не путаю. С терминированием на VTT мы разобрались. Там другой вопрос вылез, есть еще пины VREF как и у плис так и у памяти. Их можно запитать от одного делителя напряжения или от двух разных. В документе xilinx по интерфейсам памяти видел заметку, что будьте внимательны, если стоит режим hswapen=0, то в момент конфигурации ПЛИС пуллапит пины к напряжению питания VCCAUX, которое в большинстве случаев 2.5-3.3V. Если делитель напряжения общий и ножки VREF обоих чипов объединены, то в момент конфигурации напряжение на ножке VREF ddr2 выходит за допустимые пределы, поскольку пин VREF плис - в том числе обычная IO во время конфигурации. По этой причине видел, что в некоторых проектах VREF для ПЛИС и памяти генерят отдельно двумя делителями. Вот решил узнать, как делают другие.

Насчет восьми слоев - оно сильно дороже? Если технология одна и та же (в процентах, ориентировочно).

[aaarrr 63]

1) кто-нибудь реально запускал на максимальной скорости без терминаторов при таких условиях?

Да, и даже на точно таком же стеке.

 

2) это только Микрон такой крутой может работать без терминаторов при близко расположенных чипах? что будет, если я не смогу купить микрон и

поставлю хендай, или самсунг, или Elpida пин-ту-пин совместимые

Одинаково справедливо для всех - электрические параметры регламентированы стандартом.

 

3) где почитать про нулевой бит байта (что для ПЛИС его можно свопить с остальными)

Забудьте про нулевой бит - у вас DDR2, а не DDR3.

[kappafrom 0]

Забудьте про нулевой бит - у вас DDR2, а не DDR3.

хорошо. в оригинале Design Implementation of DDR2 / DDR3 Interfaces:

в переводе PCBTech:

причем слайд одновременно относится к DDR2 / DDR3. это и смутило, подумал, что переводчики знали кое-что важное и дополнили перевод.

ок, значит все биты в пределах байтлэйна свапируемы.

 

[Uree 1]

Есть отличия между DDR2 и 3, поэтому описывать требования к ним в одном абзаце не совсем корректно. Процедуры write-leveling в DDR2 нет, поэтому все биты равны.

[_Sergey_ 13]

мда, у меня top и bottom практически недоступны для трассировки, на одном внутреннем сигнальном слое не развести. наверное придется 8 слоев делать (4 сигнальных, два из них внутренние)

 

 

Что-то мешает вытащить крайние 2 ряда выводов у ПЛИС?