[aaarrr 63]

сгенерил API в MIG ISE: есть сигнал async_rst, который можно дернуть, но он доступен для изменения только после начала исполнения программы в ПЛИС (когда CFG_DONE). график некорректный или я что-то не понимаю?

Поищите сигнал sys_rst_i. Вы должны сами сформировать нужную задержку, естественно, после загрузки ПЛИС.

[kappafrom 0]

При вашей компоновке имеет смысл рассчитывать на "1 байтлейн- 1 слой"

как я не изъеживался, как я ни старался - не получается впихнуть.

смотрю киты - xilinx (sp601) разводит байтлейны на соседних слоях, не разделенных референсным плейном - тем не менее работает.

 

[EvilWrecker 0]

как я не изъеживался, как я ни старался - не получается впихнуть.

 

Покажите что получается- в частности как стоит планка в настоящий момент.

 

[MapPoo 0]

смотрю киты - xilinx (sp601)

У ксайлинкса вообще некоторые борды странные.

К примеру, в kc705, у них адреса разведены по 4(!) слоям... И ведь работает... А людям теперь страдать... Мне в при таком же размещении сигналов ddr3 в плисине нужно развести память... Плисовод упирается и говорит, что "гарантированно работает же у них!" :maniac: Времени, конечно, у него нет, но... Даже внутрибайтно посвапить уговорить не получается... :rolleyes:

 

[Alex Shirokov 0]

Здравствуйте. Мне удалось развести 16-битный чип в 3-х слоях + 4-й слой под терминирование. Разводка деревом.

Собственно вот:

Если интересно, могу пояснить, что куда.

Терминирование считаю обязательным, но тогда в 3-х слоях 16-ти битный чип развести сложно.

[EvilWrecker 0]

У ксайлинкса вообще некоторые борды странные.

 

Не только у них . Тут главное головой думать а не ж-й. И не забывать что подавляющее число евалбордов разводят индусы у которых своя "физика" и "наука" как таковая.

 

К примеру, в kc705, у них адреса разведены по 4(!) слоям... И ведь работает...

 

Если можете контролировать тайминги можете каждому сигналу отвести отдельный слой Но понятное дело что в одном слое все гораздо проще контролировать да и разбрасываться самими слоями как- то смысла нет.

 

Мне в при таком же размещении сигналов ddr3 в плисине нужно развести память.

 

Покажите что у вас.

 

Даже внутрибайтно посвапить уговорить не получается... rolleyes.gif

 

Т.е вы хотите сказать что плисовод запрещает свапить биты в байтлейне?!

 

Здравствуйте. Мне удалось развести 16-битный чип в 3-х слоях + 4-й слой под терминирование

 

О чем я и говорил в начале темы- что касается именно вашего дизайна, если не считать небольших DFM и пары огрехов в величинах сегмента трасс при поворотах то разводка вполне себе. Без большой грязи.

 

Но тут над понимать что вы используете микровиа и судя по всему погребенные отверстия в staggered конфигурации, а у ТС переходные обычные.. И места у вас гораздо больше чем у него. И пинаут удобнее.

[_Sergey_ 13]

Еще раз сугубое ИМХО, DDR2 позволяет гораздо больше чем DDR3.

 

Поэтому требования байтлейн в одном слое представляются перфекционизмом..

[EvilWrecker 0]

Еще раз сугубое ИМХО, DDR2 позволяет гораздо больше чем DDR3.

 

Так и есть.

 

Поэтому требования байтлейн в одном слое представляются перфекционизмом.

 

Ну как сказать- можно пойти путем UnDerKetzer как в этой теме, только смысла нет Как минимум можно сэкономить деньги- почему бы не воспользоваться такой возможностью?

[Alex Shirokov 0]

 

Но тут над понимать что вы используете микровиа и судя по всему погребенные отверстия в staggered конфигурации, а у ТС переходные обычные.. И места у вас гораздо больше чем у него. И пинаут удобнее.

 

Насчет отверстий согласен, есть и глухие и скрытые, но от них частично или полностью можно избавится если делать отверстия в пинах.

Насчет места и пинаута не соглашусь, так как разводка от процессора с шагом 0.5мм. У ПЛИС гибкости больше в данном случае.

На картинках длинна шин данных 30 мм, адресных 50 мм.

[EvilWrecker 0]

Насчет отверстий согласен, есть и глухие и скрытые, но от них частично или полностью можно избавится если делать отверстия в пинах.

Насчет места и пинаута не соглашусь, так как разводка от процессора с шагом 0.5мм. У ПЛИС гибкости больше в данном случае.

На картинках длинна шин данных 30 мм, адресных 50 мм.

 

А вы сопоставьте расстояние от проца до памяти у вас и у ТС- что касается шага, у вас все идет по двум рядам в проце, против 3 у ТС. Кроме того, с таким шагом мне сдается что у вас трассы потоньше чем 0.1мм.

[MapPoo 0]

Покажите что у вас.

 

 

Топ

 

10 слой

 

12 слой

 

Т.е вы хотите сказать что плисовод запрещает свапить биты в байтлейне?!

Угумс. Пока, упирается) Собственно, пока выравнивание не началось, особо аргументов за свап и нет :rolleyes:

По прикидке, на пол сантиметра примерно можно уменьшить длину самого длинного проводника. Сейчас он 62 мм.

[EvilWrecker 0]

Из того что вы приводите имхо там где проводники около С285/284 и выше еще куда ни шло, а вот все что ниже разбег приличный без свапа- можете заколебаться выравнивать.

 

Угумс. Пока, упирается)

 

Самодурство. А чем он мотивирует данное действо?

 

По прикидке, на пол сантиметра примерно можно уменьшить длину самого длинного проводника. Сейчас он 62 мм.

 

Думаю что можно и больше, причем существенно.

[MapPoo 0]

Из того что вы приводите имхо там где проводники около С285/284 и выше еще куда ни шло, а вот все что ниже разбег приличный без свапа- можете заколебаться выравнивать.

У проводников выше с 284 длина получается около 50... Я, вначале, по ней и ориентировался... Но потом мне крылья подрезали... :rolleyes:

Самодурство. А чем он мотивирует данное действо?

Боится, что в другой вариации пинов у него не заработает :laughing: И заморочки с заданием правил... И вообще, у тебя же все подключилось уже... :rolleyes:

У него тоже первый опыт с содимом в частности и ддр3 в принципе...

УПД.

Уломал на свап данных таки)))

[Alex Shirokov 0]

А вы сопоставьте расстояние от проца до памяти у вас и у ТС- что касается шага, у вас все идет по двум рядам в проце, против 3 у ТС. Кроме того, с таким шагом мне сдается что у вас трассы потоньше чем 0.1мм.

Да, линии 0.075 из за процессора. Вообще DDR занимает 4 ряда процессора, да и чипов 2. Думаю при наличии всего одного чипа разводка сильно упрощается.

Вообще был опыт разводки DDR2 на очень близком расстоянии от процессора. Это возможно.

Тут 2 чипа MT47H256M8, в сумме как у ТСа получается.

 

 

[EvilWrecker 0]

У проводников выше с 284 длина получается около 50... Я, вначале, по ней и ориентировался... Но потом мне крылья подрезали... rolleyes.gif

 

Выше С284 разбег в матчгруппе небольшой, а ниже- большой, в этом главная проблема потенциально.

 

Боится, что в другой вариации пинов у него не заработает laughing.gif И заморочки с заданием правил.

 

Странный тип какой-то.

 

И вообще, у тебя же все подключилось уже... rolleyes.gif

 

Конкретно у меня 90% дизайнов это "впиихнуть невпихуемое", скажем не просто "без зазора" между планкой и процем- а планка(и) залезает под проц. Но это совсем другая история- и совсем другая методология(геометрические преобразования).

 

Да, линии 0.075 из за процессора. Вообще DDR занимает 4 ряда процессора, да и чипов 2. Думаю при наличии всего одного чипа разводка сильно упрощается.

Вообще был опыт разводки DDR2 на очень близком расстоянии от процессора. Это возможно.

 

Ряда 4 в сумме да, но у вас разводка в общем 2 по 2 на слой,и опять же несопоставимо большое расстояние от проца до планки- а в плане выравнивания это ключевой момент влияющий на сложность.

 

Что касается приведенного скриншота- а можете разводку показать?