[MapPoo 0]

Edit > Modify > Padstack Processor

В очередной раз, спасибо)

А не подскажете как сделать разный зазор для переходника с и без пада?

 

 

Имеется в виду не технологическая сторона процесса, а именно часть влияющая на разводку- вот к примеру видео, хоть и аллегро но очень наглядно показано о чем идет речь.

Понятно про что вы) Удобно, да) Непривычен несколько вид платы без переходников... Удалять кп удаляем, но пр игенерации герберов... Как то, видимо, из старых времен требование пошло.., и передается из поколе...

 

Не совсем туда отсылаете- тут связь собственно с размерами трасс в вершинах(как например режут угол при 90гр проводниках в ВЧ) и то как такие участки выглядят в смысле теории длинных линий. Теорию пересказывать смысла не вижу, посмотрите гайды у Toradex того же- в вашем дизайне особых правок не нужно, достаточно привести сегменты к длине не менее 1.5х трассы.

Спасибо за Торадекс! Только один из их доков был в загашнике) Как то не лазил к ним на сайт)

Как ни странно, 0.2 сделал длину сегмента при повороте) Почти попал в 1.5W)))

 

Дело не в выравнивании- справа скажем неки короткие(нормально), слева и снизу длинные(не сильно нормально), а если убрать неиспользуемые пады то скорее всего неки не потребуются нигде, возможно даже класс точности вырастет.

Это то хорошо... А вот убедить старшее поколение, что приближать к переходнику при отсутсвии пада трассу не страшно и сверло не перебьет трассу... И ведь понимают, что зазор и прочее, но КП вселяет уверенность :rolleyes:

 

Что касается ваших цифр- в принципе понятно, единственное что как настроите сетап под симуляцию, в зависимости от результатов моделирования гляньте возможность создания вырезов под падами разъема с памятью- трассы сильно меньше падов, соответственно скачок импеданса заметный может быть.

Попробуем)))

 

ПС. А между тем сименс покупает ментор графикс :santa2:

Тоже с утра сидим и пытаемся понять чем это нам грозит в 17м году... :laughing:

[fill 2]

В очередной раз, спасибо)

А не подскажете как сделать разный зазор для переходника с и без пада?

 

В VX2 есть настройка авто удаления не подключенных площадок для via и соответственно настройка доп. зазора

 

Видео

 

Пришлите мне ваши IBIS файлы, я попробую проверить в HL DDR Wizard.

[EvilWrecker 0]

Как ни странно, 0.2 сделал длину сегмента при повороте) Почти попал в 1.5W)))

 

Возможно я что-то криво посчитал в САМ-редакторе, но местами выходило сильно меньше 1.5х. Думаю имеет смысл перепроверить на вашей стороне.

 

[MapPoo 0]

Пришлите мне ваши IBIS файлы, я попробую проверить в HL DDR Wizard.

Спасибо! Интересно будет посмотреть. Хотя я, кажется, и подбираюсь к причине того, почему оно работает так, как работает...

Адрес, DM и управление - SSTL135_F_HP , DQ, DQS - SSTL135_T_DCI_F_HP_O

 

Возможно я что-то криво посчитал в САМ-редакторе, но местами выходило сильно меньше 1.5х. Думаю имеет смысл перепроверить на вашей стороне.

 

Извиняюсь, человеческий фактор сработал...

И подобные, созданные человеческой рукой, а не машиной... У вас все правильно показывает) :rolleyes: Иногда рука и меандры трогала... Редко, к счастью...

Ну и мы таки дошли до удаления КП у ПО ДО генерации герберов)

___________.rar

[MapPoo 0]

А если подключать нормальные модельки конденсаторов все становится куда как менее страшно... Правда непонятный выброс все равно присутствует...

 

[Uree 1]

Модельки конденсаторов в топологии DDR3... где?

[MapPoo 0]

НА питании))) Больше ничего не менялось...

[Uree 1]

А в чем моделили, что оно учитывает качество питания? И каким интересно образом.

[MapPoo 0]

А чтобы мне знать... Может он возвратный ток моделирует?

Моделирование питания сигрити параллельно сигналам проводит.

[Uree 1]

Наверное SSN учитывается.

[fill 2]

HL ругается на выбранные вами модели ибо для памяти модель 1.5V, а для контроллера 1,35V.

Кроме того на контроллере выбрана только выходная модель что не дает протестировать во всех режимах.

Если всем поставить SSTL15_F_HP, то например при анализе dq0

И разница в картинке глазка на пине первой микросхемы памяти и на разъеме для ck_n0\p0

[MapPoo 0]

HL ругается на выбранные вами модели ибо для памяти модель 1.5V, а для контроллера 1,35V.

Нужно меньше работать... Собственно, модели памяти были и на 1.35 и на 1.5 вольт... А вот дальше вступил в дело человеческий фактор, извиняюсь...

И разница в картинке глазка на пине первой микросхемы памяти и на разъеме для ck_n0\p0

На микросхеме совсем безрадостно все...

[Uree 1]

А на микросхеме Вас и не должно интересовать, что там твориться, потому как она является источником в цепи. Правильный сигнал должен быть на нагрузке. Ну и не стоит себя обманывать - одинаковыми они никогда не бывают.

[fill 2]

А на микросхеме Вас и не должно интересовать, что там твориться, потому как она является источником в цепи. Правильный сигнал должен быть на нагрузке. Ну и не стоит себя обманывать - одинаковыми они никогда не бывают.

 

Вы немного не поняли. В данном случае сигнал идет по пути ПЛИС-->трассы_платы-->разъем-->трассы_планки_памяти-->ИМС_памяти. И получается что в промежуточной точке (на разъеме) он нормальный (т.е. по плате сигнал дошел нормально), а далее (внутри планки памяти) он почему-то сильно деградирует. Такова данная EBD модель планки памяти - что-то в ней не то, тем более что пришлось доработать связанный файл r_75.ibs, в нем не хватало [Voltage Range], о чем сразу стал ругаться HL, отказываясь подключать EBD.

[Uree 1]

Ох, точно, пропустил слово "памяти". Тогда да, не очень симпатично выглядит сигнал, но без "глазка" оценить на сколько именно плохо/хорошо несколько проблематично.

А нормальный сигнал на разъеме подтверждает предположение, что в самом дизайне проблем нет и работать он будет. Проблемы начинаются в процессе моделирования. Хотя как ни крути, но сигнал нужно довести до приемника, а не только до разъема...

fill, а где Вы брали EBD?