[Ant_m 0]

но зачем тогда было требование разводить такт длиннее?

Все просто :) - это лень людей не читающих документы, в которых указаны конкретные времена когда должен прийти тактовый сигнал.

Если у вас Т дерево построено, то нужно обратить на идентичность плеч. Это сильно влияет на результат. (поэтому стандарт ддр3 предполагает цепочку именно для исключения этого эффекта).

А вообще длины проводников слишком маленькие чтобы сильно за это переживать.

[yes 5]

Вы сами можете различить детали на картинке?

 

попробую еще раз - но общий смысл: такт раньше адреса

 

 

 

 

 

Все просто :) - это лень людей не читающих документы, в которых указаны конкретные времена когда должен прийти тактовый сигнал.

Если у вас Т дерево построено, то нужно обратить на идентичность плеч. Это сильно влияет на результат. (поэтому стандарт ддр3 предполагает цепочку именно для исключения этого эффекта).

А вообще длины проводников слишком маленькие чтобы сильно за это переживать.

 

про setup|hold я, как разработчик микросхем :), вобщем понимаю.

но действительно прочитать документы лень и хочется получить упрощенный алгоритм - типа тех же рекомендаций по длине.

 

кстати вопрос - а как в тулах смотреть длины плеч?

для PADSа мне пришлось скрипт написать, который проходит "дерево" и сумирует сегменты, но там вроде нет принципиально такого измерения - трассировщики на калькуляторе складывали

 

а вот интересно в Альтиуме или Алегро есть способ? ну то есть берем какой-то сегмент (две точки по краям pin или via) и получаем длину трассы между ними (не длину всей цепи и не геометрическое расстояние) я как-то поискал в гугле - не нашел

 

 

[Uree 1]

В Аллегро можно смотреть длины CLine, но это не всегда то, что нужно. Проще задать правила для NetGroup и следить за их выполнением. В этом случае топология не имеет значения.

 

В АДе такой возможности не знаю, не видел.

[Uladzimir 60]

а вот интересно в Альтиуме или Алегро есть способ? ну то есть берем какой-то сегмент (две точки по краям pin или via) и получаем длину трассы между ними (не длину всей цепи и не геометрическое расстояние) я как-то поискал в гугле - не нашел

В Altium уже есть. Xsignal

Длина трассы от PAD до PAD. Допускаются разделительные конденсаторы или согласующие резисторы (формально любые компоненты в разрыве). Можно с учетом длины внутри микросхемы (если такая известна).

[yes 5]

извиняюсь за чайниковость, но я алегро никогда раньше не видел (у Ксайлинса была схематик капча на оркаде в доисторические времена - вот мой весь опыт с Каденсом для плат), да и альтиум тоже видел давно и не внимательно :)

 

если найдете время - поясните куда жать (я пытаюсь освоить простейшие навыки с этими софтами, но очень медленно)

 

В Аллегро можно смотреть длины CLine, но это не всегда то, что нужно. Проще задать правила для NetGroup и следить за их выполнением. В этом случае топология не имеет значения.

 

а если нарисована без NetGroup? эти NetGroup в Constrain Editor-е надо смотреть?

 

вот например ниже цепь, эти cline надо вручную складывать? но не понимаю - для дерева разчетверяющегося - должно быть 7 сегментов, то есть отсутствует сегмент к U1 (процессору)

ну и опять же - без калькулятора и "обхода дерева вручную" тут не обойтись?

 

Constraint information:

(RDly) U5.K3 to T24.1 min= 82.5 MIL max= 92.5 MIL actual= 84.81 MIL

target= (DRAM_CAS_B) U2.K3 to T74.1

(1084.76 4238.94) pin U5.K3,IN,BOTTOM/BOTTOM

84.81 MIL cline BOTTOM

(1061.90 4286.93) via TOP/BOTTOM

(1061.90 4286.93) pin T24.1,BI,TOP/TOP

 

(RDly) U4.K3 to T74.1 min= 82.5 MIL max= 92.5 MIL actual= 84.81 MIL

target= (DRAM_CAS_B) U2.K3 to T74.1

(1084.76 3672.01) pin U4.K3,IN,BOTTOM/BOTTOM

84.81 MIL cline BOTTOM

(1061.90 3720.00) via TOP/BOTTOM

(1061.90 3720.00) pin T74.1,BI,TOP/TOP

 

(RDly) U3.K3 to T24.1 min= 82.5 MIL max= 92.5 MIL actual= 87.91 MIL

target= (DRAM_CAS_B) U2.K3 to T74.1

(1084.76 4364.92) pin U3.K3,IN,TOP/TOP

87.91 MIL cline TOP

(1061.90 4286.93) via TOP/BOTTOM

(1061.90 4286.93) pin T24.1,BI,TOP/TOP

 

(RDly) U2.K3 to T74.1 min= 82.91 MIL max= 89.81 MIL actual= 87.5 MIL

target= (DRAM_CAS_B) U2.K3 to T74.1

(1084.76 3797.99) pin U2.K3,IN,TOP/TOP

87.5 MIL cline TOP

(1061.90 3720.00) via TOP/BOTTOM

(1061.90 3720.00) pin T74.1,BI,TOP/TOP

 

(RDly) T49.1 to T24.1 min= 302.72 MIL max= 308.72 MIL actual= 306.25 MIL

target= (DRAM_A0) T12.1 to T32.1

(1061.90 4003.50) pin T49.1,BI,TOP/TOP

(1061.90 4003.50) via TOP/BOTTOM

306.25 MIL cline L6_INT_2

(1061.90 4286.93) via TOP/BOTTOM

(1061.90 4286.93) pin T24.1,BI,TOP/TOP

 

(RDly) T74.1 to T49.1 min= 302.72 MIL max= 308.72 MIL actual= 304.23 MIL

target= (DRAM_A0) T12.1 to T32.1

(1061.90 3720.00) pin T74.1,BI,TOP/TOP

(1061.90 3720.00) via TOP/BOTTOM

304.23 MIL cline L6_INT_2

(1061.90 4003.50) via TOP/BOTTOM

(1061.90 4003.50) pin T49.1,BI,TOP/TOP

 

 

В Altium уже есть. Xsignal

Длина трассы от PAD до PAD. Допускаются разделительные конденсаторы или согласующие резисторы (формально любые компоненты в разрыве). Можно с учетом длины внутри микросхемы (если такая известна).

 

xSignal я нашел только Wizard, который позволяет создать Т цепочки. а как их посмотреть в существующем проекте?

[_Sergey_ 13]

Погуглите даташит на какой-нить чип DDR3. Там будут диаграммы работы, из которых будет видно, каким фронтом защелкиваются адреса/команды.

 

ЗЫ:

В альтиуме правильность разводки таких цепей достигается правильной последовательностью действий.

Изменено 30 апреля, 2016 пользователем _Sergey_

[Uladzimir 60]

xSignal я нашел только Wizard, который позволяет создать Т цепочки. а как их посмотреть в существующем проекте?

Они сами по себе там не появляются. Их создавать надо.

Смотреть потом можно в панели PCB раздел XSignal

[fill 2]

кстати вопрос - а как в тулах смотреть длины плеч?

для PADSа мне пришлось скрипт написать, который проходит "дерево" и сумирует сегменты, но там вроде нет принципиально такого измерения - трассировщики на калькуляторе складывали

 

Вообще-то он там и так есть. Для примера создал пару т-образных цепей с виртуальными пинами. Сформировал пары пинов для выравнивания и как видите. в таблице в динамике отображается длина плеч и цветом насколько они выровнены тыц

[yes 5]

Вообще-то он там и так есть.

 

Спасибо.

 

[КонстантинТ 0]

На таких частотах, если все сделано по правилам, то проблем особенных не должно быть. Года два назад, поигрался в Hyperlynx, потом и без него все выходило. Если не секрет, зачем 12 слоев?

[yes 5]

Если не секрет, зачем 12 слоев?

 

плата не пришла еще - жду

 

12 слоев - ПЛИС, RF через мостик и т.д., плата не большая... то есть в вобщем-то я тоже думаю, что разводчик мог бы постараться в 8 слоев, но так как партия плат предполагается небольшая, его (разводчика) время дорого и т.д. - то решили так

 

[КонстантинТ 0]

плата не пришла еще - жду

 

12 слоев - ПЛИС, RF через мостик и т.д., плата не большая... то есть в вобщем-то я тоже думаю, что разводчик мог бы постараться в 8 слоев, но так как партия плат предполагается небольшая, его (разводчика) время дорого и т.д. - то решили так

Страннно. Какие топонормы у процессора? Я сейчас мудохаюсь с Rockchip ом, шаг - 0,65 , DDR3 - 2x16, Ether, USB ,WiFi, DVB - 4 слоя со сквозными VIA, 0201 -нежелательно для MP. На 12 слоев смотрю с завистью :-) Максимум, что позволено - 6 слоев для форматов донгла. Может FPGA какая-то хитрая?

[yes 5]

Страннно. Какие топонормы у процессора? Я сейчас мудохаюсь с Rockchip ом, шаг - 0,65 , DDR3 - 2x16, Ether, USB ,WiFi, DVB - 4 слоя со сквозными VIA, 0201 -нежелательно для MP. На 12 слоев смотрю с завистью :-) Максимум, что позволено - 6 слоев для форматов донгла. Может FPGA какая-то хитрая?

 

основные трудности (хотя там все к ПЛИС с возможностью свопить - просто нет места) с разводкой от многих АЦП к ПЛИС из-за соображений минимизации шума на RF, АЦП расположены "кучно" и сигналы от них идут в неком коридоре с выравниванием по длине.

 

все BGA с шагом 0.8

 

опять же 4 земляных слоя для SI

 

[ClayMan 0]

Чипы по двум сторонам - обязательно? И зачем T-звено для DDR3? Почему нельзя адреса обойти последовательно? Примерно такую же задачу, но для двух каналов DDR3 решил за счет 16-ти слоев. Все сигналы внутри платы с обязательной парой опорных. Получилось надежно и компактно.

На iMX6 распиновка заточена как раз под T-shape (адреса в центре чипа, а данные - по краям), с флай-бай не будет выигрыша никакого - только больше сигнальных слоев придется использовать.

 

Страннно. Какие топонормы у процессора? Я сейчас мудохаюсь с Rockchip ом, шаг - 0,65 , DDR3 - 2x16, Ether, USB ,WiFi, DVB - 4 слоя со сквозными VIA, 0201 -нежелательно для MP. На 12 слоев смотрю с завистью :-) Максимум, что позволено - 6 слоев для форматов донгла. Может FPGA какая-то хитрая?

0,65 со сквозными, интересно - Via-in-pad с заполнением используете?

[КонстантинТ 0]

На iMX6 распиновка заточена как раз под T-shape (адреса в центре чипа, а данные - по краям), с флай-бай не будет выигрыша никакого - только больше сигнальных слоев придется использовать.

 

 

0,65 со сквозными, интересно - Via-in-pad с заполнением используете?

Нет, банальный VIA 14x8 между выводами BGA