ClayMan 0 19 июля, 2016 Опубликовано 19 июля, 2016 · Жалоба Нет, банальный VIA 14x8 между выводами BGA 14х8 - это 0.2х0.35mm? т.е. поясок всего по 75 микрон на сторону? как-то это скорее экстремально, чем банально :) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
КонстантинТ 0 19 июля, 2016 Опубликовано 19 июля, 2016 · Жалоба 14х8 - это 0.2х0.35mm? т.е. поясок всего по 75 микрон на сторону? как-то это скорее экстремально, чем банально :) Наплывы на VIA помогают. Китайцы делают без особых проблем, брак мизерный. Причем, они сами рекомендуют такое VIA. Ходовое 20х8 и 18х8 Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
EvilWrecker 0 21 июля, 2016 Опубликовано 21 июля, 2016 · Жалоба Наплывы на VIA помогают. Китайцы делают без особых проблем, брак мизерный. Причем, они сами рекомендуют такое VIA. Ходовое 20х8 и 18х8 Стесняюсь спросить, а какому IPC Class соответствуют нормы в вашей борде? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
КонстантинТ 0 22 июля, 2016 Опубликовано 22 июля, 2016 · Жалоба Стесняюсь спросить, а какому IPC Class соответствуют нормы в вашей борде? IPC Class 1. Во всех просмотренных рефах для 0,65 используется именно такой подход. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
КонстантинТ 0 22 июля, 2016 Опубликовано 22 июля, 2016 · Жалоба IPC Class 1. Наплывы позволяют вписаться. Во всех просмотренных рефах для 0,65 используется именно такой подход. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
EvilWrecker 0 22 июля, 2016 Опубликовано 22 июля, 2016 · Жалоба Тогда понятно, вопрос снят. Мне просто в какой-то момент начало казаться будто речь идет о более высоких классах. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
MapPoo 0 14 ноября, 2016 Опубликовано 14 ноября, 2016 · Жалоба Добрый день. Вот и добрался до своей первой планки ДДР3 (да и ддр собственно в принципе...) В некоторых "местах" пишут о том, что требуется сдвиг клока относительно данных. В Jedec'e нашел вот такую временную диаграмму... Даже в Сигрити, в режиме моделирования ДДР, автоматически, задается сдвиг для DQS на 0.75 такта(?) относительно начальной точки (входной клок и DQ соответственно сдвинуты на 0.5 такта(?) относительно начальной точки, адрес на 1 такт). В итоге, получается вот такая диаграмма после моделирования У микрона в даташите ничего подобного не нашел... Только... Я правильно понимаю, что микрон всю разницу выровнял у себя на планке и требуется только подвести требуемые сигналы "в одно время"? (плисовод, который и будет реализовывать общение с планкой сейчас недоступен... Что он может компенсировать на стороне плисины бооольшой вопрос...) ПС Прикладываю послойку... Можно покидать обоснованными тапками? FPGA_DDR3.rar) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Uree 1 14 ноября, 2016 Опубликовано 14 ноября, 2016 · Жалоба Кстати да, с FPGA все понятно, а какую модель использовали для планки? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
MapPoo 0 14 ноября, 2016 Опубликовано 14 ноября, 2016 · Жалоба Собственно, стекап.ДДР посчитано на 40ом. Я вот тоже пытаюсь разобраться с чего бы такие выбросы получаются. Есть подозрения, что порты в ибисе (выбираемые для 40 ом) не 40 омные... Сиджу, разбираюсь... Меня, если честно, больше тайминги волнуют)... С остальным проще разобраться) Вот так выглядят диаграммы с подлкюченной простой нагрузкой (из того же ибиса по сути подключение...) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
EvilWrecker 0 14 ноября, 2016 Опубликовано 14 ноября, 2016 · Жалоба Результаты моделирования показывают очень сильные проблемы с SI, По хорошему там все должно быть очень плотно, и eye должен быть открыт. +1. По приложенной картинке можно сказать что дизайн возле точки неработоспособности, нужно искать проблемы в настройке сетапа для симуляции. По поводу сдвига клока, есть специальные элементы в FPGA которые позволяют двигать клок по фазе по моему ISERDES и OSERDES для Xilinx. И это стандартная процедура для DDR. Не должна вызвать затруднений даже у специалиста с невысоким уровнем подготовки. Так точно- при этом вообще говоря какие либо требования по сдвигам надо смотреть не в джедеке, а в требованиях производителя на конкретный камень. Но с фпга точно проблем нет(99.99999%). Стек распишите пожалуйста Тоже интересно- присоединяюсь. Прикладываю послойку. По герберам не очень удобно судить конечно, но сразу бросается в глаза вот что: - а зачем столько слоев с таким гигантским неиспользуемым пространством на них - на какой частоте работает память? имха с размерами сегментов трасс/меандров в некоторых местах переборщили, неки в диффпарах в нижней части бга длинноваты(регион правил использовали?) - смотря на ботлнеки в полигонах есть стойкое мнение что дизайн стоит прочекать и на целостность питания. А какие нормы заложены? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
MapPoo 0 14 ноября, 2016 Опубликовано 14 ноября, 2016 · Жалоба +1. По приложенной картинке можно сказать что дизайн возле точки неработоспособности, нужно искать проблемы в настройке сетапа для симуляции. Этим я сейчас и занимаюсь))) Просто с терминацией оно выглядит несколько более... По герберам не очень удобно судить конечно, но сразу бросается в глаза вот что: Поэтому я и приложил ODB :rolleyes: - а зачем столько слоев с таким гигантским неиспользуемым пространством на них Это обрезок платы. Кусок с ДДР. - на какой частоте работает память? Заложили 1333. Возможно потребуется выше. Как минимум, проверить, заработает на более высокой скорости или нет. имха с размерами сегментов трасс/меандров в некоторых местах переборщили, неки в диффпарах в нижней части бга длинноваты(регион правил использовали?) - смотря на ботлнеки в полигоных есть стойкое мнение что дизайн стоит прочекать и на целостность питания. Питание набросано в черновую. А что именно не так, если не секрет? А какие нормы заложены? Когда пришли и сказали, что за 2 недели нужны сборочные и документация на закупку решили не особо себя сдерживать и заложили 6й класс и слоев с запасом... Мало ли что там вылезет с этим ДДР... Плат будет 10 штук заказано. Даже предположительно не серийный продукт. А Стекап приложил чуть выше. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
EvilWrecker 0 14 ноября, 2016 Опубликовано 14 ноября, 2016 · Жалоба Поэтому я и приложил ODB Да не сильно принципиальная разница в плане грубой оценки Это обрезок платы. Кусок с ДДР. Тогда понятно- вопрос снимается. Заложили 1333. Возможно потребуется выше. Как минимум, проверить, заработает на более высокой скорости или нет. С оглядкой на фпга конечно думаю есть смысл смело рассчитывать на 1600. Питание набросано в черновую. А что именно не так, если не секрет? Имха перестарались с правилом copper-to-PTH в части полигонов до бга, неиспользованные пады судя по всему не удаленны. Что касается хайспидов, в местах поворота трасс сегменты коротковаты и у соединениях к падам бга ставите слишком большой коэффициент схождения который дает такие же короткие сегменты в поворотах. У диффпар слишком длинные неки- если бы удаляли неиспользуемые пады то было бы сильно проще. Когда пришли и сказали, что за 2 недели нужны сборочные и документация на закупку решили не особо себя сдерживать и заложили 6й класс и слоев с запасом А можно ли пожалуйста цифры? С местным стандартами/гостами не работаю и оттого в них не ориентируюсь от слова совсем, увы :laughing: Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
MapPoo 0 14 ноября, 2016 Опубликовано 14 ноября, 2016 · Жалоба Имха перестарались с правилом copper-to-PTH в части полигонов до бга, неиспользованные пады судя по всему не удаленны. Удаляем их при генерации Герберов. Сидим на относительно старом менторовском Expedition'e. Другого способа удалить в текущей версии не знаю. Что касается хайспидов, в местах поворота трасс сегменты коротковаты и у соединениях к падам бга ставите слишком большой коэффициент схождения который дает такие же короткие сегменты в поворотах. Всегда был уверен, что, если не прямой угол, то, для частот в гиг, особой разницы нет. Длина волны всяко несоизмеримо больше чем длина сегмента поворота.. У диффпар слишком длинные неки- если бы удаляли неиспользуемые пады то было бы сильно проще. Картинка очень помогает) Теперь я понял что за неки))) (никак не могу перестать улыбаться :rolleyes: ^^! Думал, что опечатка...) Если выравнивать мелкими неками больно уж большая длина с порушенным импедансом. Частоты не слишком большие, просто несколько напряжно уродовать большую длину трассы. А можно ли пожалуйста цифры? С местным стандартами/гостами не работаю и оттого в них не ориентируюсь от слова совсем, увы :laughing: для участков под БГА, у учетом удаления неиспользуемых падов после разводки. Trace-Via 0.1mm Trace-Plain - 0.2mm Via-Plain - 0.15mm Trace-trace - 0.2 Минимальный проводник 0.095 Вне БГА, соответственно, несколько более человечные нормы. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
fill 2 14 ноября, 2016 Опубликовано 14 ноября, 2016 · Жалоба Удаляем их при генерации Герберов. Сидим на относительно старом менторовском Expedition'e. Другого способа удалить в текущей версии не знаю Edit > Modify > Padstack Processor Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
EvilWrecker 0 14 ноября, 2016 Опубликовано 14 ноября, 2016 · Жалоба Удаляем их при генерации Герберов. Сидим на относительно старом менторовском Expedition'e. Другого способа удалить в текущей версии не знаю. Имеется в виду не технологическая сторона процесса, а именно часть влияющая на разводку- вот к примеру видео, хоть и аллегро но очень наглядно показано о чем идет речь. Всегда был уверен, что, если не прямой угол, то, для частот в гиг, особой разницы нет. Длина волны всяко несоизмеримо больше чем длина сегмента поворота.. Не совсем туда отсылаете- тут связь собственно с размерами трасс в вершинах(как например режут угол при 90гр проводниках в ВЧ) и то как такие участки выглядят в смысле теории длинных линий. Теорию пересказывать смысла не вижу, посмотрите гайды у Toradex того же- в вашем дизайне особых правок не нужно, достаточно привести сегменты к длине не менее 1.5х трассы. Картинка очень помогает) Теперь я понял что за неки))) (никак не могу перестать улыбаться rolleyes.gif ^^! Думал, что опечатка...) Если выравнивать мелкими неками больно уж большая длина с порушенным импедансом. Частоты не слишком большие. Просто несколько напряжно уродовать большую длину трассы. Дело не в выравнивании- справа скажем неки короткие(нормально), слева и снизу длинные(не сильно нормально), а если убрать неиспользуемые пады то скорее всего неки не потребуются нигде, возможно даже класс точности вырастет. Что касается ваших цифр- в принципе понятно, единственное что как настроите сетап под симуляцию, в зависимости от результатов моделирования гляньте возможность создания вырезов под падами разъема с памятью- трассы сильно меньше падов, соответственно скачок импеданса заметный может быть. ПС. А между тем сименс покупает ментор графикс :santa2: Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться