[SM 0]

Так тем и отличается непрерывное присваивание (соединение), которое непрерывно подключает несколько драйверов к одной net, от регистрового типа, который хранит моментно-записанные значения по событиям из always (по-этому, и не непрерывное оно тут).

 

Кстати, можно в цикле и net испольовать. Только инициализировать не надо!!!!

 

wor b;

 

generate

for

b = a;

endgenerate

 

и получите b= a[0] | a[1] | ... a[N] - куча драйверов a[x], объединенных в "монтажное ИЛИ"

[Golikov 0]

вот тут понятность падает, коментов надо напихать...

[SM 0]

вот тут понятность падает, коментов надо напихать...

 

Да не падает она - точнее падает для тех, кто плохо знает язык. Это, вообще, не угадаешь, где для какого "читателя" она упадет. Обычно там, где самому даже и не кажется.

 

 

А вообще, хорошее понимание всех особенностей работы с типами net - дает изучение AHDL. Там главная вкусность есть - объявление переменной типа "модуль". И других типов переменных нет в природе. Модуль может быть как и примитивным проводом или регистром (модули-примитивы), так и любым своим большим блоком. А все присваивания - только непрерывные. И, также, можно использовать в присваиваниях модули как функции. Хотя, в общем, язык куда более простой, чем verilog, так как в принципе не предназначен для моделирования, а только для синтеза, но, зато, зная AHDL, сразу не совершаешь многих ошибок ни на верилоге, ни на VHDL. Особенно, вот конкретно таких.

[Sobol' 0]

generate

for

b = a;

endgenerate

 

оператор "|" не нужен?

[Golikov 0]

именно поэтому я и говорю читаемость падает...

 

[Krys 2]

да ещё и если объявление wor где-то далеко

[Sobol' 0]

Да с WOR как раз все нормально - монтажное "или" более наглядно описать нельзя. Вот циклы - это уже шаг в сторону. ИМХО.

[Krys 2]

монтажное "или" более наглядно описать нельзя

Зато можно схему смешения, например, сигналов прерываний сделать в явном виде на логике, без монтажного "или".

 

[Sobol' 0]

Зато можно схему смешения, например, сигналов прерываний сделать в явном виде на логике, без монтажного "или"

 

можно. Но имхо, если драйверов действительно дофига, то удобнее WOR. Меня, как схемотехника, ставят в ступор циклы в синтезируемом модуле ))

[Krys 2]

А без циклов наверное в любом случае не получится, если число суммируемых сигналов заранее неизвестно и определяется параметром

[SM 0]

Зато можно схему смешения, например, сигналов прерываний сделать в явном виде на логике, без монтажного "или".

Зато лишние сигналы объявлять надо, чтобы от каждого модуля отводить отросток до "большого или". Лишнюю работу делать. Для каждого случая надо использовать свою конструкцию языка, которая более удобна. Для того их и придумывали.

[Golikov 0]

объявить сигнал как wor.

и передать его на каждый модуль при подключении модуля.

вот они все и поилится, правильно же я понимаю да?

 

правда я лучше пару строк напишу чтобы даже еж догадался что я сделал...

[SM 0]

объявить сигнал как wor.

и передать его на каждый модуль при подключении модуля.

вот они все и поилится, правильно же я понимаю да?

именно - просто и красиво. А если надо, к нему еще чего нибудь домешать и assign-ами, что не из модулей.

также и выходные шины данных мешать можно, при условии, что невыбранный модуль выдает на нее нули - передается всем одна шина типа wor (или wand - если невыбранный модуль вылает FFFFF).

[Timmy 1]

именно - просто и красиво. А если надо, к нему еще чего нибудь домешать и assign-ами, что не из модулей.

также и выходные шины данных мешать можно, при условии, что невыбранный модуль выдает на нее нули - передается всем одна шина типа wor (или wand - если невыбранный модуль вылает FFFFF).

Однажды я попробовал сделать именно так в Квартусе 13.1. Выяснилось, что шина wor нормально работает, только если смешивать сигналы исключительно assign-ами, а если её ещё указывать прямо в port mappings, то не работает. А потом это увидел заказчик, и попросил wor вообще не использовать, так как ему ничего не понятно:).

[SM 0]

А потом это увидел заказчик, и попросил wor вообще не использовать, так как ему ничего не понятно:).

Э... А какое дело заказчику до этого, если не секрет? Я, вообще, пока еще не видел заказчиков, которые бы понимали верилог :)