Перейти к содержанию
    

Да С портит людей, а особенно С++. Стоит пару раз написать большой проект на одном из них, так начинаешь сходит сума от того сколько букв в паскале.

 

Я писал на VHDL, сейчас Verilog. А еще могу на С/C++/Java/C#/Basic/VBasic/Pascal/, даже на фортране и паре экзотических скриптов. Я не делаю культ из языка, я могу сравнивать, и пока я не уперся в veriloge во что-то, что могло бы заставить меня отпустить его удобство.

 

А еще был период когда я сидел на Buildere и не понимал чего народ говорит что надо сидеть на VisualStudio, потом трудно пересаживался, и вот тут довелось вернуться назад на Builder, блин насколько он убог и неудобен! в мелочах, в непринципиальных мелочах.

 

Очень рекомендую всем профессионалам работающим на VHDL, попробовать verilog. Благо сейчас среда позволяет писать и на том и на том одновременно. Сделайте пару модулей, чтобы сравнивать не по форумам, а самим.

 

так какой функционал потеряет std_logic_vector, если он будет обладать свойствами integer изначально? Тезисно, без споров.

 

И главное я не говорю что люди работающие на VHDL - недолюди. Я вообще считаю что качество разработчика не может определятся инструментом.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Если хотите заниматься разработкой серьезно - то, однозначно, Verilog/SystemVerilog.

Плюсы уже описывали выше, не буду повторять.

 

К тому же без верификации никуда, а писать TB на VHDL, в общем, не стоит этого делать.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Неужели Verilog до такой степени похож на Си? :)

Да. Когда выбирал между VHDL и Verilog, это тоже сыграло свою роль. Плюс - размер исходников. Других аргументов у меня не было.

На Паскале когда-то по-мелочи писал, но теперь - ни за что!

А учили программировать меня - на Fortran-е. :laughing: И больше ни на чем. Сам научился. Интересно было.

Ага, еще на Бэйсике для Синклера. :rolleyes:

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Истины ради, а не холивара для. Все, кто ругает С++, просто готовить его не умеют. :) Это проверено и доказано практикой многократно.

:bb-offtopic:

Гарри, есть большая разница в прохождении собеседования и реального использования с++

те товарищи умеют хорошо готовить на с++

и в принципе твой пост можно переделать вот так

Истины ради, а не холивара для. Все, кто ругает C/С++/Java/Verilog/VHDL, просто готовить его не умеют. :) Это проверено и доказано практикой многократно.

 

нужно завязывать этот страшный холивар. :biggrin: один ч0рт адепты при своём мнении останутся

и тогда контструктивом могут быть рекомендации новичкам по пунктам, на что обратить внимание и т.д. и т.п.

вышел из темы

 

всем хорошего дня!

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

нужно завязывать этот страшный холивар. :biggrin:

рекомендую всем участникам прислушаться к совету (с) модератор

 

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

А вообще, мое IMHO, что паскаль->C, и VHDL->Verilog, это обычный путь проф. развития. Кто-то дошел, кто-то не дошел, ну а кто-то принципиально-религиозно не хочет доходить...

 

Завязывая этот страшный холивар(ц) хотелось бы отметить, что я бы согласился с данным высказыванием, если бы под верилогом подразумевался SystemVerilog. Но ведь большинство тут бьются за Verilog'95, в котором нет... да собственно вообще ничего нет. Бьются исключительно за право написать на 3 строки меньше и присваивать вектора разных размерностей. VHDL по своим возможностям, на мой взгляд, куда как ближе к c++ по сравнению с тем верилогом.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Завязывая этот страшный холивар(ц) хотелось бы отметить, что я бы согласился с данным высказыванием, если бы под верилогом подразумевался SystemVerilog. Но ведь большинство тут бьются за Verilog'95.

Я - за SystemVerilog! Но не бьюсь. Даже и не советую. Но со своего пути не сойду. Считаю его верным.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Бьются исключительно за право написать на 3 строки меньше и присваивать вектора разных размерностей. VHDL по своим возможностям, на мой взгляд, куда как ближе к c++ по сравнению с тем верилогом.

Чтобы не разводить... просто плюсую. +++

Но копейку свою вставлю :rolleyes: . Прочитал все страницы темы. Удивляюсь людям, которые якобы перешли с VHDL на verilog (то есть ЗНАЮТ VHDL) и при этом утверждают что с std_logic_vector нельзя производить арифметику. Ну тогда понятно почему им пришлось менять язык... Я например вообще не применяю никакие типы кроме std_logic и std_logic_vector. Еще ни разу не было проблем.

Попытался поставить себя на место ТС. Человек задал простой вопрос, ожидая получить простой ответ. А получил многостраничный флейм. Какой вывод он должен сделать..?

Так что ответ ТС: не верьте никому кто говорит что один язык лучше или проще или надежнее другого. Все это - чушь, недостойная обсуждения на стольких страницах. Учите любой язык (ткните пальцем). В любом случае со временем придется знать все. Удачи.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Учите любой язык (ткните пальцем). В любом случае со временем придется знать все. Удачи.

SV ориентирован на более совершенную верификацию прежде всего. Вот и весь сказ...

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Учите любой язык (ткните пальцем). В любом случае со временем придется знать все. Удачи.

 

Позволю себе воспроизвести высказывание профессионала:

// я боюсь не того, кто отработал по разу 10 тысяч ударов, а того, кто отработал 10 тысяч раз один удар

 

Тема серьезная, на самом деле. Кто то ведь руку должен поставить. В деле искусства схемотехники.

Действительно, все равно на чем.

Но что имеем из литературы и учителей? ( У Бибило я ничего не понял)

Изучал верилог, добиваясь правильности реализации по RTL просмотрщику.

Пока нет желания в систем верилоге. Человек так устроен. Надо убедить его в целесообразности перехода на более

высокий уровень абстракции.

Вот убедите меня, что так надо описывать мультиплексор

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all; 
use ieee.std_logic_arith.all;

entity BarrelShifter is
generic(
N : positive := 3
);
port (
Input : in bit_vector( 2 ** N - 1 downto 0 );
ShiftCount : in natural range 0 to 2 ** N - 1;
Output : out bit_vector( 2 ** N - 1 downto 0 )
);
end BarrelShifter;

architecture Structure of BarrelShifter is
subtype TStageIndex is integer range 0 to N;
subtype TVector is bit_vector( 2 ** N - 1 downto 0 );
type TStageResults is array( TStageIndex ) of TVector;

signal stageResults : TStageResults;

function hasBitSet( number : natural; bitIndex : natural ) return boolean is
begin
return (number / 2 ** bitIndex) mod 2 /= 0;
end function;
begin

stageResults( 0 ) <= Input;

stages: for stage in TStageIndex'Low + 1 to TStageIndex'High generate
stageResults( stage ) <= stageResults( stage - 1 ) ror 2 ** (stage - 1) when hasBitSet( ShiftCount, stage - 1 )
else stageResults( stage - 1 );
end generate;

Output <= StageResults( N );

end Structure;

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Вот убедите меня, что так надо описывать мультиплексор

Это Вы с какой целью продолжаете пугать Топикстартера? Зайдите в Language Templates (если на ISE) и посмотрите как там сделан Barrel Shifter. А "монстровые алгоритмы" (это так очень давно мой препод говорил) можно накрутить на любом языке.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Тема серьезная, на самом деле. Кто то ведь руку должен поставить. В деле искусства схемотехники.

Чел должен сам пройти путь "босыми ножкам" и понять разницу в отладке на VHDL и SV. Вот почему я в первом топике говорил о затратах времени на верификацию!..

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

А вообще, мое IMHO,... VHDL->Verilog, это обычный путь проф. развития. Кто-то дошел, кто-то не дошел, ну а кто-то принципиально-религиозно не хочет доходить... Переход же на С у первых, а на верилог у вторых, это процесс профессионального роста.... И таков путь большинства, но, разумеется, есть и исключения (те самые, религиозные, которые при этом профессионалы ничуть не хуже).

Почикал, но честно :)

Извините не соглашусь. Достоверно знаю, что первую работоспособную корку на цифровое телевидение T2 разработали спецы BBC как раз на VHDL. Так что привязывать уровень профессионального роста к VHDL или Verilog как минимум некорректно. Спецы лаборатории BBC дадут 100 очков вперед всем нашим специалистам вместе взятым, в том числе и тем, которые работают на Verilog.

Пока не будет доказано обратное, и наши профессионалы на Verilog не создадут цифровоет телевидение T3 или T4 :)

Мое мнение, не важно чем писать ручкой, карандашом или мелом, главное быть Шекспиром ну или Да Винчи :)

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Зайдите в Language Templates (если на ISE) и посмотрите как там сделан Barrel Shifter.

entity BARREL_SHIFT is

 

port( DIN : in std_logic_vector(15 downto 0);

SHIFT_AMT : in std_logic_vector(3 downto 0);

CLK, ENB : in std_logic;

DOUT : out std_logic_vector (15 downto 0));

end BARREL_SHIFT;

 

А король то голый.

Без интеллектуальной составляющей это чистый верилог.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Чел должен сам пройти путь "босыми ножкам" и понять разницу в отладке на VHDL и SV. Вот почему я в первом топике говорил о затратах времени на верификацию!..

 

Но это только, и исключительно только, если человек предполагает написание IP-ядер без привязки к железу, то есть, IP-ядер непосредственно на продажу. Если человек собирается работать с живыми реальными FPGA, то почти вся отладка уходит в in-system, осциллограф, анализатор, т.п., и никакие SV там уже толком не нужны. Даже ASIC, прототип которого можно сделать в ПЛИС, по такому пути делается быстрее.

 

То есть, это вопрос ТОЛЬКО специфики работы.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Присоединяйтесь к обсуждению

Вы можете написать сейчас и зарегистрироваться позже. Если у вас есть аккаунт, авторизуйтесь, чтобы опубликовать от имени своего аккаунта.

Гость
К сожалению, ваш контент содержит запрещённые слова. Пожалуйста, отредактируйте контент, чтобы удалить выделенные ниже слова.
Ответить в этой теме...

×   Вставлено с форматированием.   Вставить как обычный текст

  Разрешено использовать не более 75 эмодзи.

×   Ваша ссылка была автоматически встроена.   Отображать как обычную ссылку

×   Ваш предыдущий контент был восстановлен.   Очистить редактор

×   Вы не можете вставлять изображения напрямую. Загружайте или вставляйте изображения по ссылке.

×
×
  • Создать...