[Timmy 1]

И вот тут как раз чем меньше текста надо писать, тем лучше, тем быстрее я опишу модуль. CTRL-C CTRL-V конечно здорово, но при большом модуле легче написать ручками чем мотать его туда суда и искать те переменные что тебе нужны. Потому сейчас для себя выбрал верилог...

В VHDL большой модуль можно разделить на блоки, и в каждом блоке создать свои локальные сигналы и прочее, тогда не придётся далеко мотать в большинстве случаев. Удивительно, но я ни разу не видел в чужих исходниках, чтобы кто-то пользовался блоками.

[KalashKS 0]

в

(* *)

можно вставлять вычисляемое значение аттрибутов

 

типа

module m #(

parameter string ramt="fifo";

);

 

(* synt_ramtype=ramt *) my_ram_reg;

 

endmodule

 

как-то так

 

 

-----------------

 

выписка из стандарта

attribute_instance ::= (* attr_spec { , attr_spec } *)

attr_spec ::= attr_name [ = constant_expression ]

attr_name ::= identifier

Буду знать, спасибо.

 

[andrew_b 17]

В VHDL большой модуль можно разделить на блоки, и в каждом блоке создать свои локальные сигналы и прочее, тогда не придётся далеко мотать в большинстве случаев. Удивительно, но я ни разу не видел в чужих исходниках, чтобы кто-то пользовался блоками.

Я довольно активно использую локальные сигналы внутри generate.

[dworfik 0]

Возвращаясь к "холивару", как-то пришлось сделать мелкую работку по сравнению разницы в синтезе между этими двумя, несомненно хорошими языками. Результат оказался очевиден -- синтез был одинаков, НО НЕ в этом суть. Меня поразило то, на сколько они были похожи -- словно отражения друг друга. Конечно сыграли роль и примеры: это были чёткие, однозначные, академически выверенные конструкции (ну не абы ж какие fifo'шки генерить). Для каждой семантической команды был свой аналог на другом языке. У меня даже сложилось впечатление, что xst (всё делалось в Xilinx ISE) тупо переводит один язык в другой, а потом просто использует синтезатор.

Так что идея писать процы на питоне или Си не так уж далека от реальности. Главное обеспечить удобство. И может будущее за Vivado (с Си) и MyHDL (питон) ?

[Golikov 0]

думаю конструкции обоих языков правда переводятся для синтеза в что-то средние...

 

И если Вивадо появилось, то оно кому то же нужно). Си с точки зрения скорописи сильно обгоняет и верилог и вхдл.

 

ну реально раздражает писать

 

ThisIsMyTemparyWithLongName <= ThisIsMyTemparyWithLongName + 1;

[DSIoffe 5]

Те же (или аналогичные) чекеры и VHDL проверяют.

А не подскажете названия чекеров для VHDL?

Заранее признателен.

[aT-DeviLru 1]

А не подскажете названия чекеров для VHDL?

Заранее признателен.

В среде Mentor HDL Designer есть DesignChecker

[DSIoffe 5]

Спасибо. А как отдельная программа - есть?

[LV26 0]

Спасибо. А как отдельная программа - есть?

 

То, что Вы хотите называется "linting tools".

Обычно входят в состав пакетов для формальной верификации.

 

Есть, но немного

Например,

http://www.syncad.com/hdlworks_companion_t...HDL_Verilog.htm

и (по серьезнее)

http://www.aldec.com/en/products/functiona...ification/alint

 

Вроде еще что-то пробегало. Вспомню - сообщу.

[Raven 11]

Спасибо. А как отдельная программа - есть?

 

Есть.

 

Для начала гляньте раздел Linting tools здесь (ну, и остальное может быть интересно):

ASIC World

если у них все еще проблемы с сайтом - смотрим на Машине Времени:

То же самое на Wayback Machine

 

И на закуску - еще один достойный инструмент:

SpyGlass from Atrenta

[DSIoffe 5]

Спасибо! Пошёл разбираться.

[myq 0]

Холивары вечны. Инженер должен уметь читать на любом из 2х языков, а писать - на чём хочет.

Статистика: свитчеры VHDL->SV есть, а в обратную сторону - не наблюдается.