nice_vladi
-
Постов
383 -
Зарегистрирован
-
Посещение
Сообщения, опубликованные nice_vladi
-
-
1 hour ago, jenya7 said:
я правильно понимаю что fix_trig_flag = "11" только если L_FIX_TRIG = '1' и R_FIX_TRIG = '1' в одном такте? если между ними несколько тактов fix_trig_flag = "11" не произойдёт?
Симуляторы по вам плачут xDDD
-
1 hour ago, VoltageCurrent said:
Как стоит называть это напряжение одним словом?
Мы обычно говорим просто "уровень", понятно из контекста. Если контекста нет, то "логический уровень" или обозначить стандарт аля ттл3.3, смос, ттл-1-и-8
-
34 minutes ago, Jul'etta said:
я прикрепила в первом посте этот файл, на который ругается. Лежит он на месте, никто его не трогал)
То, что он лежит на месте не значит, что Вивадо его видит. Конечно, могу ошибаться, но выглядит так, что Вивадо его не обнаружила. Почему - ну не знаю. Путь сломался, где-то не те символы и т.д.
-
On 2/4/2022 at 5:39 PM, Jul'etta said:
source design_Tx_for_ZC702_v_tpg_0_0.tcl -notrace
compile_c: Time (s): cpu = 00:00:01 ; elapsed = 00:06:18 . Memory (MB): peak = 311.258 ; gain = 5.566
config_ip_cache: Time (s): cpu = 00:00:00 ; elapsed = 00:00:06 . Memory (MB): peak = 313.285 ; gain = 2.027
Starting RTL Elaboration : Time (s): cpu = 00:00:03 ; elapsed = 00:00:03 . Memory (MB): peak = 389.176 ; gain = 75.891
INFO: [Synth 8-638] synthesizing module 'design_Tx_for_ZC702_v_tpg_0_0' [d:/Projects_Vivado/HDMI_Tx_design_for_ZC702/HDMI_Tx_design_for_ZC702.srcs/sources_1/bd/design_Tx_for_ZC702/ip/design_Tx_for_ZC702_v_tpg_0_0/synth/design_Tx_for_ZC702_v_tpg_0_0.v:57]
ERROR: [Synth 8-439] module 'design_Tx_for_ZC702_v_tpg_0_0_v_tpg' not found [d:/Projects_Vivado/HDMI_Tx_design_for_ZC702/HDMI_Tx_design_for_ZC702.srcs/sources_1/bd/design_Tx_for_ZC702/ip/design_Tx_for_ZC702_v_tpg_0_0/synth/design_Tx_for_ZC702_v_tpg_0_0.v:151]
ERROR: [Synth 8-285] failed synthesizing module 'design_Tx_for_ZC702_v_tpg_0_0' [d:/Projects_Vivado/HDMI_Tx_design_for_ZC702/HDMI_Tx_design_for_ZC702.srcs/sources_1/bd/design_Tx_for_ZC702/ip/design_Tx_for_ZC702_v_tpg_0_0/synth/design_Tx_for_ZC702_v_tpg_0_0.v:57]
Finished RTL Elaboration : Time (s): cpu = 00:00:03 ; elapsed = 00:00:04 . Memory (MB): peak = 429.242 ; gain = 115.957
ERROR: [Common 17-69] Command failed: Synthesis failed - please see the console or run log file for detailsВообще, первая ошибка говорит о том, что модуль не найден. Возможно, какие-то пути сломались?
Последующие ошибки - это следствие того, что модуль не найден.
-
2 hours ago, RobFPGA said:
Старая школа еще
Всегда вспоминаю
:
Spoiler -
Влезу со своим вопросом тоже:
В чем смысл именно так:
(clk'event and clk = '1')
А не:
if rising_edge(clk)
?
-
21 minutes ago, arhiv6 said:
В Qt есть готовый класс для работы с плагинами: QPluginLoader. Вот пример написания плагина: https://habr.com/ru/post/448806/
Именно то, что нужно. Спасибо
14 hours ago, Darth Vader said:Ключевое слово ПЛАГИН (plug-in).
Да, помогло)
8 hours ago, gridinp said:Qt plugin это GUI-plugin, который можно добавить в Qt Designer и добавлять мышью в свой виджет. Но в Qt можно грузить dll (so) с помощью QLibrary
Не понял немного, о чем вы. Мне нужен был функционал, расширяющий возможности приложения написанного в Qt, а не самого Qt. Мб не так сформулировал.
-
Всем привет,
Возник такой вопрос: хочется модульное приложение под Qt.
Что подразумеваю:
Допустим, приложение выполняет какие-то базовые функции. К приложению выпускается "модуль". Который можно будет подключить (возможно, прямо в рантайм) и которые добавит приложению некий функционал. Приложение, конечно, уже имеет заранее оговоренные интерфейсы взаимодействия.
Синтетический пример: приложение читает данные по УАРТ и сохраняет в файл. Пишем модуль, который умеет создавать окно и рисовать эти данные. В приложении есть кнопка "подключить модуль" по нажатию на которую указываем модуль (.dll).Быстрогугл не дал ничего вразумительного по этой теме. Знающие люди, пните, пожалуйста, в верном направлении (ключевые слова).
Спасибо.
апд. Кажется, нашел что-то похожее:
https://doc.qt.io/qt-5/qtwidgets-tools-plugandpaint-plugins-basictools-example.html -
22 minutes ago, dmitry-tomsk said:
Добрый день, коллеги! Возникла задача точно выровнять по фазе внешние тактовые сигналы, на плис приходят 2 lvds сигнала, источник сигнала может двигать фазу через 0.3 ps. Вот думаю сделать на плис фазовый детектор на лог. вентилях, вывести разность на выход, далее аналоговый фильтр и на вход XADC. Ну или эту разность на вход триггера и сработает или нет. Какую реально точность выравнивания фазы можно получить? Может кто уже делал или app note встречал?
Мне кажется, что доли пс при работе через плис точно не светят. Все съедят искажения внутри плис и на портах ввода-вывода. Даже если на чистой логике попытаться сделать. Может, конечно, заблуждаюсь.
Реально делали подстройку фазы с шагом 3.125 нс. На Артиксе7, там у него есть скоростная ячейка (SLR, вроде бы). Брали примитив от Хилых и работали с ним.
Если взять что-то пожирнее, ultrascale+, например, наверное можно и 2-1.5 нс попробовать получить. Но единицы (да даже десятки) пс - звучит фантастичности.
-
Решил качнуть бесплатную квесту. Зацеплися глазом за такую штуку:
Квеста для standard версии Ква:
Questa - Intel FPGA Edition(includes Starter Edition)
Size: 961.6 MBКвеста для Pro версии Ква:
Questa - Intel FPGA Edition (includes Starter Edition)
Size: 461.8 MBQuesta - Intel FPGA Edition (includes Starter Edition) Part 2
Size: 3.8 GBПочему так сильно размер отличается, в 4 раза? -
1 hour ago, Freibier said:
не знаю насколько это соответствует действительности , но вот что гугл говорит первые ссылки
38 minutes ago, xvr said:Рога и Копыта?
Выходит, что так. Что-то не пришло в голову погуглить их сначала. Спасибо
-
Кстати, про поставки max10, нашли вот таких продаванов:
https://r-ek.ru/Вроде показывают, что в стоке есть достаточно много чипов. Никто не работал с ними?
-
27 minutes ago, Alex11 said:
Это может исправить только фазовые ошибки. При расхождении частот не сработает
Ну да, это я погорячился.
-
16 minutes ago, KefiroK said:
Спасибо большое!! Этот вариант работает. Но можно ли как-то обойтись без FIFO, чтобы перейти из одного клокового домена в другой. Ну чтобы как-то перейти с одной тактовой частоты на другую
Если частоты сопоставимы - то фифо самый простой вариант. Если есть перетактирование - то можно попытаться детектировать фронт тактового сигнала и по этому фронту защелкивать шину данных.
Поставить два регистра последовательно и пропустить через них принимаемую шину данных. Курите на тему clock domain crossin. Например это
ЗЫ. телепат в действии)
-
1 hour ago, KefiroK said:
Да, у передачи две шины тактовая и данные, и на прием две шины тактовая и данные. Только по линии передачи тактовая точно 112 MHz. А на ответной шине может быть плавающая от 100 - 115.
Поставить по приему ФИФО, по заголовку пакета его сбрасывать, потом копить в нем весь пакет и вычитывать-обрабатывать. Если "плотность" пакетов не сильно большая - должно взлететь.
Либо даже не весь пакет, а первые сколько-то слов. Что бы быть уверенным, что не будет underflow буфера.
-
15 hours ago, new123 said:
А Dataflow может автоматизировать этот процесс, чтобы на это ушло пару минут макс? Или не стоит убивать время разбираться?
Не уверен, что попаду в тему, но:
У квесты/модельсима есть замечательные ключики запуска +initreg+0 +initmem+0. Они позволяют избавиться от части таких вот неопределенных состояний регистров при запуске симуляции. -
Может быть, у кого-то завалялся оригинал? Буду признателен.
-
Ссылка мертвая. Не мог бы кто-нибудь обновить, пожалуйста?
-
12 hours ago, attaboy said:
Пока я в процессе изучения, кто-нибудь может объяснить, как перевести ref_design zc706_bist в вид, совместимый с Vivado 2020.1 (ну наверное любой версии с Vitis)?
Почти все скрипты от Xilinx очень зависят от версии. Так что, единственный путь - ставить 2015.1 и разворачивать проект в ней. Потом, уже развернутый проект открывать в 2020+. И дальше Вивада сама подскажет, что делать.
-
1 hour ago, карамболь said:
Никто не подключал больше одного Gem ?
На zcu102 подключали 2 GEM. Пины, вроде, везде были разными. Вообще, есть смысл залезть в вики от хилых и посмотреть их примеры. Там точно есть reference design для использования нескольких GEM.
-
Для 20-80 Mbit/s через 1G Ethernet за глаза хватит DMA+Linux. Если проц не на 100% нагружен и пакеты большого размера. Наверное, проще всего, взять отладку и поэксериментировать.
-
Могу посоветовать попробовать поворошить их вики. Большую часть проектов вместе с кодами они утащили туда.
Также можно попробовать написать в саппорт. Как-то раз обращался в Intel-FPGA, ответили в течении двух дней и даже сразу к письму архив прикрепили (там какой-то design example по трансиверам был, точно не помню).
-
36 minutes ago, goodsoul said:
Siemens EDA Questa*-Intel FPGA and Starter Edition simulators for faster 64-bit simulation
Они туда бесплатную квесту прикрутили? С чего такая щедрость? Или это всё тот же тормознутый модельсим, просто ребрендинг?
ЗЫ. Обещают, что бесплатная квеста будет иметь примерно 40% производительности от платной. Которая, в свою очередь, медленее (непонятно, на сколько), чем настоящая, взрослая квеста от Сименс. Интересно, это всё-таки будет производительнее, чем модельсим, или нет?
https://www.intel.com/content/www/us/en/software/programmable/quartus-prime/questa-edition.html
-
Все профессии нужны, все профессии важны. Будете классным специалистом - даже за откачивание выгребных ям будут достойно платить. ИМХО, конечно
Применить CRC для массива.
в Языки проектирования на ПЛИС (FPGA)
Опубликовано · Пожаловаться
Что бы RTL viewer нарисовал, нужно сначала написать код. А если не знаешь, какой код писать - RTL viewer ничего не нарисует. Яйцо и курица)