jojo

"Здесь сильно штормит. Боимся, как бы не потонуть. Приятель наш по болезни уволился. Шлю тебе с ним, Анюта, живой привет. Будь с ним ласкова. За добрые слова одень, обуй, накорми. Вечно твой друг". (с) QPI почётно, конечно. Но если подключить i7 к ПЛИС через канал памяти? Сделать эмулятор памяти DDR3. В операционной системе зарубить диапазон памяти, в котором отображены ресурсы ПЛИС... Видел статью о таком проекте с DDR или DDR2, но потерял pdf.

Я добавляю только .v с пустым телом, а ngc, (xco и т.п.) не добавляю вообще никак. При сборке чёрный ящик заменяется на содержимое ngc. Попробуйте не делать ngc верхним уровнем. Сделайте верхним уровнем ящик .v, а ядра сами подцепятся через Read Cores.

>If you want the synthesis engine to read and optimize the design based on the contents of the netlist module, enable the Read Cores property in the XST Synthesis Options dialog box. Задайте в опциях проекта Read Cores, в пути укажите путь к *.ngc. Это же надо сделать в настройках транслятора. Вместо исходного модуля берётся чёрный ящик - модуль с пустым телом.

% занятых ресурсов можно узнать только после MAP вне зависимости от black box. На этапе синтеза можно делать Read Cores, тогда ящики будут учтены в списке ресурсов. В UCF создаёте констрейн размещения: INST "*" AREA_GROUP = "pblock_name"; AREA_GROUP ”pblock_name” RANGE=SLICE_X0Y0:SLICE_X39Y39; Потом открываете в PlanAhead и смотрите, как схема легла. Координаты рамки только поменяйте на свои.

>XC4VFX20 Интересно, а Virtex-4 загрузится, если CRC прошивки не сойдётся? Если он не загрузится, то CRC в любом случае не посчитать, загрузится - CRC не нужно считать...

>Если я правило вас понял, то все мои действия являются правильными,а по поводу встроенной памяти это имеет отношение к аппаратчикам.То есть это они должны думать как у них организована работа PIO и этой встроенной памяти. Где-то так оно и есть.

> мне объяснил инженер,который формировал прошивку для данного устройства, что через BAR0 можно получить доступ к этой встроенной памяти. Честно говоря я тоже не сильно понял как такое может быть.Я считаю что именно BAR0 и есть память ввода/вывода размером 128 байт,которая берётся из встроенной памяти.связанной с ПЛИС. Мне кажется, всё, что вы могли сделать с этой прошивкой, уже сделано. Если хотите прочитать 2048 байт в BAR0, то и размер BAR0 нужно сделать 2048, а у вас он равен 128. Потом, если читаете 2048 байт, судя по циклу, то вызывать надо чтение байта, а не слова.

ANDREW, можно задать ограничить площадь, выделив 60% слайсов (AREA_GROUP, RANGE). Тогда будет меньше слайсов, которые использованы частично. Только проект может не собраться или частота упадёт.

>получается записать и прочитать только 32 значения. Как я понимаю запись произвелась только в BAR0 (4 byte * 32 values = 128 bytes), а не в встроенную память. Вроде у вас в первом варианте всё работало. Вы прочитали из BAR0 32 четырёхбайтовых числа. Только я не понял противопоставления BAR0 и встроенной памяти. В примере PIO только встроенная память и выступает в качестве хранилища данных. Да, и адрес должен быть кратным 4 для int32..

http://www.tt-itbu.com/product/server/CLS0007/CLS0007.htm Винты подпружинены. В сервере для формирования потоков воздуха ставят пластиковый короб, который накрывает вентилятор и радиатор. Воздух движется по туннелю. Видимо, это назвается Ducted Flow. Мы пробовали разные доставаемые алюминиевые профили, но они тяжёлые и имеют высокое тепловое сопротивление. Радиатор из множества тонких рёбер в тех же условиях даёт гораздо лучший результат. Можно заказать разработку радиатора за границей. Я слышал, это обычное дело, были бы деньги. Вы собирали прошивку для измерения мощности, или по калькулятору оценку получили? Реальная мощность может быть гораздо больше 10 Вт.

1. Как вы охлаждаете ПЛИСы с потреблением порядка 10Вт? Серверным радиатором для корпуса 1U, пассивным, с 0.25 К/Вт. 2. Что используете в качестве термоинтерфейса? И опять же, если не клей - метод крепления радиатора? Обычную термопасту. Крепление - винтами через стойки. 3. Какая теплопроводность у ВК-9 с нитридом бора? - 4. Какие вы используете радиаторы? - 5. Как проще достать в России радиаторы перечисленных производителей? Важно ещё решить, чем дуть. Вентиляторы могут весь замысел погубить. Я бы взял радиатор типа folded fin, как на старой Tesla M1060. См. картинку. http://www.anandtech.com/show/2849/2

ADP3333ARM-1.5 или ADP3333ARMZ-1.5 2 шт. нужно. Неделю - другую это объявление действительно.

А что, много этих пьезовентиляторов нужно? Из-за 10 шт. коллеги делать не возьмутся, но если нужно много - можно подумать. Каковы потребности?

Попробуйте 13.1 или что-нибудь из старых 12.x. 12.4 - очень не очень.

А ППВМ - это что? 10 Вт в Virtex-6 может получиться при маленькой занятости ресурсов или при низкой частоте. От 240T можно получить в разы больше. Все зависит от проекта. Прогноз потребления можно получить, выборочно собирая прошивки с уменьшенным числом юнитов, например, каналов и на пониженной частоте. Потом данные линейно масштабируются на нужное число каналов и на нужную частоту.

Например, XC5VLX50T можно загрузить из XCF32P. Xilinx лишь рекомендует конфигураторы с минимально избыточной ёмкостью. Вы можете взять любое подходящее ПЗУ, в который влезет конфигурационный файл. У вас XC3S1500 не грузится из XCF16P?

>BarsMonster Если вы хотите сделать какой-то один конкретный ASIC под одну задачу, или вообще произвольный ASIC по доступной технологии?

Рад был помочь. Я с TimeQuest давно не работал, но думаю, что это нужные пункты, судя по названию. Где-то рядом есть пункт меню, нажав который, можно получить гистограмму запаса по tSU. Из этой гистограммы тоже что-то можно выудить. Важны пути с наименьшим запасом tSU, в них бывает полезно добавить триггеры. Но важны и пути с наибольшим запасом, их можно объединить и сэкономить ресурсы.

PlanAhead 12.4 - ненадёжная программа. Имеет наглость неправильно переписывать имена цепей в констрейнах, может вообще потерять часть ucf. Проект после этого не транслируется. Я ещё заметил такую странность в 12.4, что у PAR и Timing Analyzer получается разный score во время одной компиляции. Это нехорошо. Кстати, в 13.1 не пробовали собирать?

Можно вывести список N худших путей в timing analyzer. Можно гистограмму задержек построить, и худшие пути отфильтровать по гистограмме. Этап конвейера, где все пути имеют задержку t << tclk, можно убрать. Например, этапы конвейера такого вида: - DFF -> DFF - DFF -> LUT -> DFF можно попытаться убрать, если вы их сами не ввели для улучшения fmax :). --- Разумеется, логику убранного этапа надо куда-то деть, если она нужна. Например, в соседний этап перенести, если fmax не грохнется.

Пробовал, работает.

Тут главное, чтобы было, ради чего работать. "А если нам нужно сделать невозможное, мы поручаем это русским инженерам" ©. Чтобы время разработки сократить, нужно сделать свой аналог CUDA SDK. Один раз пройти через драйверописательство и PCIExpress-строительство, потом делать повторное использование библиотек. Кернелы в ПЛИС можно менять за 100-200 мс через SelectMap. Наверное, можно сделать даже частичную реконфигурацию, но я не готов бодаться с САПР Xilinx ради неё.

В области защиты данных и информационной безопасности, например, ПЛИСы с большой вероятностью будут гораздо быстрее процессоров. Это даже можно утверждать :) На вещественных операциях, весьма вероятно, ПЛИС проиграет процессору. На днях позавидовал четырём терафлопсам ATI, посмотрел IP Virtex-6 LX240T. Пожалуй, что-то близкое к 10...50 Гфлопс из него можно выжать, если сильно повезёт. Но у нас есть в запасе ход конём - можно попытаться выполнить операции в каком-то промежуточном представлении чисел, не производя преобразование в IEEE754 туда-сюда.. Был бы интерес к задаче, а оптимизацию мы завсегда можем провести. Например, делаем утверждение, что ПЛИС в некоторой задаче быстрее процессора. Это значит, что нам достаточно логических ресурсов, достигнута высокая частота, отсутствуют ограничения на потоки данных. Два первых фактора действуют совместно, задавая общую производительность (произведение количества юнитов и частоты). Третий файктор влияет на простой юнитов и вызывает снижение производительности. В GPU и x86 есть слабые места - архитектура и набор инструкций. Например, при недостатке shared memory в GPU или регистров в x86 конвейер может простаивать. Или в наборе инструкций SSE нет циклического сдвига, тоже теряем производительность. Опять же, двухоперандные инструкции задают свои ограничения. Потом, мы можем сделать нестандартную аппаратуру, например, с синхронным статическим ОЗУ, с гигабитными линками между платами. Наконец, ПЛИС потребляет значительно меньше, чем GPU и процессор, даже тогда, когда их обгоняет по производительности.

>ClearSpeed или Achronix. Это "менеджЕрские" девайсы. Реальные девайсы, по степени крутизны: x86_64 -> GPU -> FPGA с LUT6.

>Я так понимаю спрашивали о цене. С ПЛИС можно сравнивать GPU верхнего уровня цен. Например, С2070 и Virtex-6 130. Дело в алгоритме, который мы пока не знаем.