winipuh

i.mx6D на digikey - в районе 35$ за штуку (2 cortex-a9, 1 GHz, -40...+125 C). Так что связка imx6D+spartan6 получается дешевле баксов на 20. Правда я тут не учитываю, что в зинке пропускная способность между cpu и pl будет значительно выше... Почитал какие-то white papers про зинк. С примерами применения не густо... Почему-то часто вспоминают про видео. Я как всегда что-то проспал. Broadcast Video - это нынче тема что ли? А где брали? А то я было сначало обрадовался, что в Терре эта борда появилась, правда накинули к цене 100$. А потом глянул - в наличии как не было, так и нет... Я так и не понял - как у Вас впечатления? То что штука прикольная - это понятно :). А как перспектива применения в целом? У Вас там на борде часом не Engineering sample? Я, правда не знаю, чем нынешние ревизии отличаются от ES, но все равно как то стремно плату с таким чипом брать...

Хотелось бы немного приподнять тему. :) Собсно где это чудо можно применять в условиях российской действительности? Где и с кем он может конкурировать? Позиционируется Zynq для low cost решений. А что это за такие "low cost", если цена за самый мелкий камень (0~85 C) в районе 120 баксов? PL по емкости примерно эквивалентно Spartan-6 LX25 (~40 баксов). Freescale предлагает i.MX-6 Dual Lite (два ядра A9) - около 20 баксов (если брать килоштуками). Итого 60-70 баксов... Конечно же зинк - одночиповое решение. Но мне почему то казалось, что в бюджетном сегменте именно этот момент рассматривается в последнюю очередь. Хотелось бы узнать мнение по этому вопросу (на форуме уже вроде бы кто-то опыт с Zynq имеет.). Может кто-то примеры применения озвучит. Хотя бы гипотетические... Например, для телекома. ZedBoard, кстати, кто-нибудь уже купил? Как впечатления в целом? Попутно. Я видимо что-то в жизни не понимаю - меня пугает ход конем, который сделали Xilinx с их Series-7 и Altera с их Cyclone V. Самые мелкие чипы стоят, кажется, в районе 200 $, в то время как самые мелкие Spartan- 6 (LX4) и Cyclone-4 (CE6) - около 10$. :( Кто в России применяет такие жирные чипы?

Вам Моделсим конкретно сказал ГДЕ проблема: Error: (vsim-3033) fpga.v(48) - файл fpga.v, строчка 48... :krapula: Видите вверху `include "fpga.v"? Теперь смотрите сюда. Конкретно вот в это место: //assign pck0 = pck0i; IBUFG #(.IOSTANDARD("DEFAULT") ) pck0b( .O(pck0), .I(pck0i) ); //assign spck = spcki; IBUFG #(.IOSTANDARD("DEFAULT") ) spckb( .O(spck), .I(spcki) ); Здесь два инстанса модулей IBUFG. Это примитивы FPGA Xilinx. Instantiation of 'IBUFG' failed - Моделсим не нашел в проекте верилоговских исходников с описанием такого модуля, и не нашел библиотеку с этими модулями (либо Вы ее не подключили) - The design unit was not found. Вариантов два: 1) Раскомментарить строчки assign pck0 = pck0i, assign spck = spcki, закомментарить инстансы IBUFG. 2) Найти и подключить нужную библиотеку. Если библиотеки нет - скомпилировать с помощью xcomplib (в поставке Xilinx ISE). Рекомендую первый вариант. И вообще... Хватит с бубном прыгать! Разберитесь хоть немного в верилоге, ёптыть!!! :) P.S. Первый раз встречаю исходники, где автор маниакально инклудит верилоговские файлы друг в друга... :cranky:

Могу предложить вот так: `timescale 1 ns / 1 ps `define PULSE_WIDTH(period) period / 2 + (period % 2 ? 1 : 0) module clk_test (); reg clk = 0; integer period = 31; integer clk_dt = 15; always #(clk_dt) clk = ~clk; initial begin #(100); period = 15; clk_dt = `PULSE_WIDTH(period); #(100); period = 1; clk_dt = `PULSE_WIDTH(period); #(100); $finish; end endmodule # Для Active-HDL. Наверное, для Modelsim тоже подойдет. Не помню... wave /clk wave -decimal /period wave -decimal /clk_dt run -all

Не там смотрели :) Вот здесь очень хорошие статьи: http://embedders.org/search/node/timequest Там же ссылки на нужные доки Альтеры.

Это понятно. :) Рекомендую почитать и немного разобраться в верилоге, чтобы с бубном не прыгать. Выше приведен кусок кода. Вставьте его в hi_read_tx.v (в конце описания, перед словом "endmodule"). Скомпилируйте и запустите моделирование. Убедитесь, что на "ssp_clk" действительно есть клок (частотой ниже ck_1356meg в 128 раз). Удачи. :)

Юморист :) Серьезно, в чем проблема то? Вы хоть намекните какой у Вас уровень знаний по Verilog и т.п. Если буду объяснять то, что Вы и так знаете, то Вы обидитесь. 1) Обратите внимание на сигналы ssp_clk и ssp_frame. Они в состоянии 'X'. Это плохо. :) 2) Добавьте в модуль hi_read_tx (где-нибудь в конце) следующее: initial begin hi_div_by_128 = 7'd0; hi_byte_div = 3'd0; end 3) Отпишитесь о результатах :)

Вы сами себе уже ответили. Если не поняли - читайте про параметры модуля (например, здесь). А что должно отображаться?

топик по сабжу, или здесь

А если так. Использовать блочную память в режиме ROM. Организация, например, 4Кх4. Адресные линии - группа из 12 входных сигналов, предварительно записанная в регистр. На выходе - номер самой старшей единички из группы сигналов (от 1 до 12). Полученный номер выдается на выход, а также используется для очистки бита в регистре. И так пока номер не равен нулю. Сделать много таких блоков, они будут обрабатывать группы сигналов параллельно.

Признаюсь честно - я ни черта не понял :). Просто когда речь заходит о цифровой ФАПЧ, то в голове у меня другая картинка рисуется... Вы не могли бы поподробнее рассказать как работает Ваша ФАПЧ и, главное, для чего она работает. Что это за блок "CORDIC PLL"? Общие представления о cordic имеются, что такое ARCT CORDIC тоже понятно. А вот что такое CORDIC PLL - нет :) А заодно объясните, как она решает (и может ли решать) "типичные" задачи для ФАПЧ: 1) Фильтрация дрожания фазы входного сигнала (джиттера). 2) Захват частоты, а главное - удержание частоты при потере входного сигнала.

Круто! :) А выход то где? Где выходной клок?

Nonblocking Assignments in Verilog Synthesis. Coding Styles That Kill!

Вы, часом, не про ПИ-звено? Или Вы именно про фильтр (ФНЧ)? Нет. :)

Странный Вы! :) 1) Наберите в гугле "FFT FPGA" и он Вам выдаст кучу ссылок типа такого. 2) Есть очень много иностранных книжек по реализации DSP на FPGA, с примерами исходников.Порыскайте в сети. Можно даже на рутреккере много найти. 3) Есть очень известный ресурс - opencores.org. Помимо всего прочего там есть корки на 64, 128 и 256 точек. Вы также можете скачать исходники с этого сайта Фраза эта звучит как-то .... подозрительно. :) Вы, видимо, раньше с FPGA дело не имели? Рано или поздно Вас все равно кто-нибудь поправит - либо я, либо кто-то еще... Так что.... Короче, на VHDL/Verilog программы не пишут. Это не написание программы. Это, скорее, схемотехника, описанная в словесном виде. :) Кстати!!! Мысли вслух :) В архиве экзешник. Непонятный... Без опознавательных знаков... Если я что-нибудь в чем-нибудь понимаю, то дыра - это нора, а нора - это ... ©

А почему никто не вспомнил про UART, написанный Ken Chapman? У него круче, пмсм :) UART_Manual.pdf

Не знаю. :) Сам я раньше этим PACE никогда не пользовался и документацию на него никогда не читал... Наверное просто не умеем его готовить. :)

Попробовал. Сделал проект (архив у Вас, кстати, битый). Да, вылезла такая же ошибка... Написал UCF-файл ручками (при запуске PACE, если Вы заметили, этот файл автоматически создается и пристегивается к проекту): NET "din_1" LOC = "P5"; NET "din_2" LOC = "P6"; NET "din_3" LOC = "P7"; NET "dout_1" LOC = "P30"; NET "dout_2" LOC = "P31"; NET "fd_out" LOC = "P32"; Проект собрался... Вопрос :) Зачем Вам так с этим PACE мучаться? Редактируйте UCF-файл вручную. Или даже просто пользуйтесь установкой атрибута LOC на элементах IBUF и OBUF - даблклик на элементе->New->Atribute name LOC, Atribute value Pxx (xx - номер пинки).

Кто не принимает? ISE WebPack? :blink:

А если ну его этот PACE и просто вручную написать UCF-файл?

Вопросик по поводу системы контроля версий. Редактор схем может показывать различия между версиями схемы?

2 Rendom А Вы не могли выложить пример какого-нибудь проекта, выполненного в эктиве? Если это возможно... Мне бы хотелось посмотреть как Вы структурируете проект, скрипты и проч. Так сказать, воочию взглянуть на пример от профессионала. :) Ну или, если у Вас найдется свободное время, раскажите словесно, но поподробнее! Проведите небольшой мастер-класс. :) 2 slawikg А какой версии у Вас хдл-дезайнер? С SVN интегрируется? :) P.S. Коллеги, по вопросам текстовых редакторов - уже есть ветка. ;)

architecture main architecture main_1 architecture main_2 Tthey are all the same... IMHO :)

А какая именно Xilinx у Вас? В Spartan-3 триггер имеет два раздельных входа - Set и Reset. В Spartan-6 у триггера только один вход, который может использоваться либо как Set, либо как Reset. Про "лампочку" уже упоминали. Там в том числе есть и примеры использования в HDL примитивов, конкретно под каждую серию ПЛИС. Возможно, что в Вашем случае FDRSE нативно :) не поддерживается, только с помощью LUT-а. Я что-то не очень понял Иосифа Григорьевича, когда он про латчи говорил... :)

Rendom, Вы гений! :) Оказывается вот как надо - wave {/tri_block/buff_generate[2]/buff/oe} Еще раз спасибо! :cheers: