quato_a

Эм, а причём тут hdmi? В нем клок пиксельный передается и спокойно на приемной стороне через pll синтезируется 5х клок, синхронный с данными, по корому можно захватить и десериализировать данные. Хороший пример на github - dvi2rgb В vga иначе, там в разъёме нет клоковой линии и мне пока не ясно как происходит синхра. Может создаётся клок в 2 раза больший, по нему защелкивается пиксель по 2 раза, принимается решение. А подсигхронищация pll происходит по hsync/vsync (мысли вслух)

Имхо. Его нужно принимать через отдельный ацп. Интересно как тут решается вопрос синхронизации, клоки передатчика и приёмника будут отличаются по фазе и частоте. Да же если в идеальном мире клоки будут одинаковые по частоте, то смещение фазы может привести к некорректному защелкиванию (на переходе между пикселями).

А видеосигнал идёт без сопровождаемой пиксельной частоты?

не понял, так PLL цинка походит? хм, вроде в clockwizard (PLL, MMCM) достаточно большая гибкость по умножителю/делителю, в моих задачах всегда удавалось сделать нужный клок, например из 200 -> для fullHD 148.5 МГц сейчас не у вивадо, но уверен, что ровные 27 МГц можно сделать спокойно

какой номинал клока не получается сформировать?

а на ЦАП сэмплы какие-нибудь шлете? синус например? сэмплы с АЦП идут?

предлагаю написать статью, в которой расписать принцип работы вашего блока, оценить точность и выложить тут https://fpga-systems.ru/publ/ там уже выгладывали подобные статьи, например https://fpga-systems.ru/publ/raznoe/poznavatelnoe/vychislenie_dvoichnogo_logarifma_iteracionnym_metodom_na_plis/16-1-0-138 https://fpga-systems.ru/publ/raznoe/poznavatelnoe/potochnoe_vychislenie_dvoichnogo_logarifma/16-1-0-144 https://fpga-systems.ru/publ/xilinx/ide/primenenie_system_generator_dlja_modelirovanija_hdl_blokov_na_primere_sistemy_avtomaticheskoj_regulirovki_usilenija/35-1-0-133

это типа аналог Artix 200? если да, то мне кажется разумнее использовать K325 fudan или bmti, на них заявляют, что не нужно будет столько париться со сборкой

про калибровку LVDS-тракта тут - https://wiki.analog.com/resources/eval/user-guides/ad-fmcomms2-ebz/interface_timing_validation программа от AD (HDL + SDK) заводит трансивер и HDL часть в калибровочный режим RX - трансивер начинает слать известную последовательность, а HDL часть принимает и калибрует IDELAYE2 TX - HDL начинает слать извествую последовательность, трансивер принимает и с него считывается через SPI результат приема, на основе которого настраивается либо ODELAYE2 (есть только на HP банках 7-Series Xilinx), либо задержки в самом трансивере - точно не помню Иготом - это происходит автоматически при вкл питания и трогать это не желательно мы тоже делали свои платы и калибровка всегда успешно проходила кстати, HDL - https://wiki.analog.com/resources/eval/user-guides/ad-fmcomms2-ebz/reference_hdl

мы в первый раз, когда знакомились с этим трансивером, заводили его на ZedBoard и AD-FMCOMM2, пользовались этими инструкциями https://wiki.analog.com/resources/eval/user-guides/ad-fmcomms2-ebz нужно собирать проект под Vivado + SDK по инструкциям и исходникам от AD, инструкцию не могу найти под SDK часть тут - https://wiki.analog.com/resources/eval/user-guides/ad-fmcomms2-ebz/software/no-os-setup там не только команды по SPI, но и калибровка задержек TX/RX трактов между ПЛИС и трансивером

https://github.com/analogdevicesinc/hdl/tree/master/library/axi_ad9361 на китайцев лучше не смотреть, смотрите wiki AD, там инструкции по сборки и ссылки на исходники под HDL и no-OC код конфигурации через Zynq или MicroBlaze

Весело....

Так PCIe завелся? У нас своя отладочная плата с FMC-разъемом, DDR3, GbE, VGA, PCIe 4х стандартным слотом на подходе через n дней. Лицензию только сегодня получили.

ug586_7Series_MIS стр.192 не важно как ставить мк/сх памяти (старшими или младшими), главное корректно подключить к ПЛИС и перепроверить в MIG ip-ядре распиновку рекомендуется вести шину адрес команд пролетом fly-by через 2 мк/сх, а не T-образно еще обратите внимание, что в зависимости от скорости (а это Artix-7, а значит максимум DDR3-800) должно быть другое волновое сопротивление

какая ПЛИС? если Xilinx, то у них подробно описано как выравнивать и кстати, если скорость менее 1066 МТ/s, то терминаторы ставить не нужно

Можно обратиться к эксилон, они говорили что по техническим вопросам тоже могут помочь, что-то их инженеры поднимали уже или перенаправят ваш вопрос китайцам по вичату Нам прислали тоже софт, но не смотрел какая версия. Через несколько месяцев тоже будем отлажиться с этой плиской Кстати, а spi флешку какую поставили для прошивки?

Респект! а мы пока ждем свои разработанные отладки. от кого получили патч?

работать с сигналами формата векторов, в которых часть бит представляет собой целочисленную составляющую (integer part) и другая часть - дробная (fractional part). не забыть еще про знак для знаковых векторов гугл - fixed point arithmetic in vhdl http://math.unife.it/ing/informazione/Linguaggi-hw/lucidi-delle-lezioni/lucidi-anni-precedenti-al-2019-2020/aritmetica-fixed-e-floating-point-in-vhdl а вообще вроде DCT было на opencores.org

нужно определится с какой fs у вас оцифрованные данные в файле. я подозреваю сигнал у вас после квадратурного демодулятора с фильтром Найквиста. нужно восстановить несущую через ФАПЧ и реализовать символьную синхронизацию (например детектор Гарднера), тогда можно будет увидеть корректные квадратурные созвездия. посмотрите настройки векторного анализатора, полагаю все это он реализует

не дошли руки еще приобрести продают эпсилон микро и фэникс электроникс цена была ~4500 CNY только имейте ввиду, что это -1 speed grade

считается, что bmti полные аналоги xilinx и достаточно будет родного vivado fudan - функциональные аналоги, для которых нужен доп софт для перегенерации битстрима (вроде бы). эти плиски по корпусам и пинам не совсем совместимы с xilinx. например jfmk50 (без трансиверов) по корпусу, портам земли, питания и конфигурации совместим с оригиналом, но пользовательские порты не совпадают (даже клоки не во всех банках совпадают). jfmk50t4 (с gtp) вообще по корпусу не совпадают с xilinx. делаем сейчас для себя две платы отладочные на этих плисках для освоения... доп софт поставляет с покупкой первой партии плис поставщик эпсилон-микро (спб)

вот и я так думаю вроде не врут, но далее указывают, что сигнал нужно передавать фреймами с таймаутами. если передавать с непрерывно, то через некоторое время сигнал зарежется

Чем ofdm не подходит здесь? Просветите)

https://www.researchgate.net/publication/349520318_Introducing_a_Novel_Data_over_Voice_Technique_for_Secure_Voice_Communication

отвечу за коллегу) символьная и фазовая синхронизации работают по преамбуле. эквалайзером по преамбуле восстанавливается поворот фазы. наблюдается случайное смещение фазы, частотного смещения нет. на всех 8 поднесущих поворот фазы более менее одинаковый. после демодуляции сравниваю фазу переданных и принятых символов и вижу что имеются случайные ошибки, которые равномерно распределены по времени и частотам, ошибка по фазе между ошибками не коррелирует. тестировали передачу 20 шт блоков по 3600 бит, и кол-во ошибок варьируется от 156 до 74, то есть от 4,3 до 2,1%