По констрейнам - склонен полагать, что они не нужны, все что нужно QSYS делает сам, резисторы по входам терминирующие вчера прозвонил, все есть как положено 100 Ом, т.е. по крайней мере приемники подключены правильно, автомат инверсии сигнала не используется о чем предупреждает ERRATA. Время загрузки FPGA совершенно неважно сейчас, я ее вообще сейчас гружу через JTAG, рестарт отладочной машины с SSD занимает минимальное время. Трансиверы также не при чем, до них просто дело не доходит, в отсутствии сигналов (обрыве) PCIE корка должна перебирать состояние LTSSMSTATE 0-1-01... с интервалом 12мс я уже писал об этом, а машина состояний стоит потому, что нет CORECLK с выхода корки, захват самой PLL при этом есть - сигнал устанавливается. Цепи тактовой и сброса работают прекрасно и заведены непосредственно с разъема PCIE, делил входной клок, выводил на ножку, измерял частоту, все в пределах допусков, об этом говорит и сигнал захвата внутренней PLL корки pll_locked_fpll, устанавливающийся в 1 после снятия сброса. Питания в норме, включение выключение производится с помощью секвенсора, все четко по даташиту. Склоняюсь к тому, что FPGA неисправна, но перепаять к сожалению не получится - плата не выдержит, такое качество. Написал здесь только в надежде на то, что у кого-то есть опыт работы с внутренними сигналами корки PCIE Altera для Cyclone 10 GX, ну или был опыт подобного поведения FPGA.
